Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных: ...для сложения, для вычитания – G06F 7/42

МПКРаздел GG06G06FG06F 7/00G06F 7/42
Раздел G ФИЗИКА
G06 Вычисление; счет
G06F Обработка цифровых данных с помощью электрических устройств
G06F 7/00 Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных
G06F 7/42 ...для сложения; для вычитания 

Патенты в данной категории

ПОЛНЫЙ ОДНОРАЗРЯДНЫЙ СУММАТОР ПО МОДУЛЮ

Полный одноразрядный сумматор по модулю относится к вычислительной технике и может быть использован в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Достигаемый технический результат - расширение функциональных возможностей полного одноразрядного сумматора за счет введения операции суммирования по модулю. Устройство содержит семь логических элементов «НЕ», семь двухвходовых логических элементов «И», четыре трехвходовых логических элементов «И», четыре четырехвходовых логических элементов «И», два трехвходовых логических элементов «ИЛИ», один четырехвходовый логический элемент «ИЛИ» и один пятивходовый логический элемент «ИЛИ». 1 ил.

2427027
патент выдан:
опубликован: 20.08.2011
СПОСОБ И УСТРОЙСТВО ВЫЧИТАНИЯ ДВОИЧНЫХ КОДОВ

Изобретение относится к области цифровой вычислительной техники и может быть использовано в процессорных устройствах ЭВМ и устройствах цифровой автоматики. Техническим результатом является повышение быстродействия выполнения операции вычитания за счет совмещения во времени выполнения элементарной операции приема вычитаемого и формирования потенциала заема. В способе по первому временному такту ВТ1 выполняют первую и вторую элементарные операции (ЭО) логического умножения (ЛУ), по результатам которых формируют потенциал заема (ПЗ) единицы в старших разрядах, принимают код ЛУ2 во второй регистр В и устанавливают триггеры регистра А в нуль при единичных кодах разрядов уменьшаемого и вычитаемого. По второму ВТ2 выполняют ЭО сложения по модулю два кода Ai с ПЗ из младшего разряда или кодом Bi. При наличии упомянутых сигналов в i-том разряде одновременно сложение по модулю два запрещают. По Вт2 также формируют знак разности и запоминают ПЗ из самого старшего разряда. При ПЗ=0, т.е. при |А|>|В|, заканчивают выполнение операции. При ПЗ=1, т.е. |А|<|В|, по ВТ 3, 4 выполняют инвертирование кода регистра А с добавлением единицы в младший разряд устройства. Устройство содержит элементы И, элементы ИЛИ, элементы НЕ, RS-триггеры и входы управления. 2 н.п. ф-лы, 2 ил., 1 табл.

2410746
патент выдан:
опубликован: 27.01.2011
Наверх