Обнаружение ошибок, исправление ошибок, контроль: ...добавлением специальных двоичных разрядов или знаков к кодированной информации, например путем контроля по четности, с отбрасыванием девятых или одиннадцатых членов ряда – G06F 11/10

Изобретение относится к вычислительной технике. Технический результат заключается в повышении эффективности кодирования и декодирования с учетом ошибок и пробелов в переданных данных. Способ электронной передачи данных посредством одного или более передатчиков, осуществляющий: создание набора промежуточных символов из упорядоченного набора исходных символов, причем исходные символы могут быть воссозданы из набора промежуточных символов; назначение наборов промежуточных символов, до передачи, так, что каждый промежуточный символ назначают в качестве элемента одного из наборов промежуточных символов, и имеются по меньшей мере первый набор промежуточных символов и второй набор промежуточных символов, и причем каждый набор промежуточных символов связан со своими индивидуальными параметрами кодирования и имеет в качестве элементов по меньшей мере один промежуточный символ, при этом упомянутый первый набор промежуточных символов назначен в качестве символов для декодирования с распространением доверия, а второй набор промежуточных символов назначен в качестве символов, которые должны быть инактивированы для декодирования с распространением доверия, при этом инактивированные символы являются символами, которые должны быть найдены отдельно от декодирования с распространением доверия; и создание множества кодированных символов. 2 н. и 33 з.п. ф-лы, 31 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в осуществлении с высокой скоростью контроля по четности вводимых и хранящихся данных. Параллельная ассоциативная память для одновременного поиска по всем адресам и определения того, хранятся ли в памяти те же данные, что и введенные данные, содержащая средство генерации четности для генерации бита четности n-разрядных данных, вводимых во время записи и во время поиска, и множество мест памяти, которое соответствует множеству адресов, причем каждое из указанных мест памяти содержит: n запоминающих ячеек ассоциативной памяти для хранения n-разрядных данных; ячейку хранения четности для хранения бита четности; средство контроля по четности для определения того, совпадают ли бит четности, сгенерированный указанным средством генерации четности во время поиска, и бит четности, хранящийся в ячейке хранения четности, и для активации сигнала совпадения по четности в случае их совпадения; схему обнаружения совпадения слов, предназначенную для активации сигнала совпадения слов данных в случае совпадения n-разрядных данных; и средство подтверждения совпадения по четности; причем параллельная ассоциативная память дополнительно содержит средство обнаружения ошибки четности. 1 з.п. ф-лы, 13 ил.

Изобретение относится к области вычислительной техники, а именно к микропроцессорным системам с кэш-памятью, блоками обнаружения и коррекции ошибок и встроенным блоком самотестирования. Техническим результатом является повышение быстродействия рабочего режима канала передачи данных памяти за счет одновременного определения нескольких однократных ошибок в тегах различных секций. Устройство детектирования и корректирования ошибок с функцией самотестирования памяти включает кэш-память второго уровня, содержащую четыре секции памяти тэгов и данных, блок логики помехоустойчивого кодирования и декодирования, снабжено блоком самотестирования со статусным регистром, портом доступа к тестовой логике, блоком формирования тестовой последовательности, генераторами адреса и данных, блоком выбора режима работы, дополнительным блоком кодирования, содержащим независимые кодеры, блоком декодирования, содержащим независимые декодеры, блоком управления контрольными битами, связанными с тэгами каждой секции, для независимой и параллельной проверки каждой секции кэш-памяти функцией самотестирования, при этом статусный регистр блока самотестирования связан с блоком декодирования и с портом доступа к тестовой логике, а генератор данных и генератор адреса связаны с блоком выбора режима работы. 1 ил.

Изобретение относится к области кодирования и декодирования данных, в частности к способу и устройству декодирования кода порождающей матрицы с низкой плотностью. Для принятой последовательности битов информации, переданных после кодирования LDGC, проводится декодирование, при этом способ включает в себя следующее содержание: S1: в принятой последовательности кодовых слов R заполнять известные биты в количестве L-K, а также вычеркивать символы кодового слова в R, стертые каналом, получается R_e; S2: из транспонированной матрицы G_ldgct порождающей матрицы LDGC вычеркивать строки, соответствующие символам кодового слова, стертым каналом, получается G_e; S3: по отношению G_e×I _t=R_e определяется I_t; S4: по отношению G_ldgct(0:L-1,0:L-1)×I_t=s_t определяется s_t, а также из s_t вычеркивать вышеуказанные заполненные известные биты в количестве L-K, и исходная информационная последовательность битов К получается. Технический результат обеспечивает снижение расходов памяти декодера, а также ускорение скорости декодирования, тем самым LDGC более гибко использоваться в системе коммуникации высокой скорости. 2 н. и 8 з.п. ф-лы, 7 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в сокращении числа считываний из памяти и упрощении адресации памяти за счет того, что считывание из памяти и запись в памяти осуществляются непрерывно. Способ сохранения логарифмических отношений правдоподобия в перемеженном виде, в котором принимают передачу множества перемеженных кодовых слов, причем в данной передаче не хватает по меньшей мере одного бита кодового слова в по меньшей мере в одном из этих кодовых слов; получают значения логарифмического отношения правдоподобия (LLR) для упомянутого множества перемеженных кодовых слов; сохраняют значения LLR в памяти; выполняют обращенное перемежение упомянутого множества перемеженных кодовых слов после сохранения в памяти значений LLR; и выполняют принятие решения в отношении битов для прошедших обращенное перемежение кодовых слов с использованием сохраненных значений LLR; причем при упомянутом сохранении сохраняют значения LLR без обеспечения заполнения нулями для упомянутого по меньшей мере одного бита кодового слова; и при упомянутом обращенном перемежении обеспечивают заполнение нулями для упомянутого по меньшей мере одного бита кодового слова. 3 н. и 20 з.п. ф-лы, 9 ил.

Изобретение относится к области передачи информации и предназначено для измерения значения отношения сигнал-шум на входе декодера. Устройство для оценки отношения сигнал-шум при декодировании сверточных кодов, включающее в себя последовательно соединенные блок вычисления метрик переходов, блок расчета метрик и памяти путей, блок формирования информационного символа, а также подключенные к блоку расчета метрик и памяти путей память минимальных метрик путей, память метрик путей и память путей, блок оценки отношения сигнал-шум, причем первый вход блока оценки отношения сигнал-шум соединен со вторым выходом памяти путей, второй вход блока оценки отношения сигнал-шум соединен с пятым выходом блока расчета метрик и памяти путей, а первый выход блока оценки отношения сигнал-шум, на который выдается бинарный контрольный сигнал, соединен с первым управляющим входом блока вычисления метрик переходов и управляющим входом блока расчета метрик и памяти путей, второй выход блока оценки отношения сигнал-шум соединен со вторым управляющим входом блока вычисления метрик переходов и является вторым выходом декодера, на который выдается сигнал, соответствующий оценке текущего отношения сигнал-шум. Приведен вариант реализации блока оценки отношения сигнал-шум. Технический результат - оптимизация процедуры приема при декодировании сверточных кодов. 2 н. и 3 з.п. ф-лы, 5 ил.