Счетчики импульсов со счетными цепочками, делители частоты следования импульсов со счетными цепочками: .в которых стробирующие или синхронизирующие сигналы подаются на все разряды, т.е. синхронные счетчики – H03K 23/40

Изобретение относится к делителям частоты. Техническим результатом является уменьшение диапазона настройки управляемого напряжением генератора (VCO). Способ деления частоты с делением на три содержит этапы, на которых: делят частоту входного сигнала на три, чтобы сформировать первый сигнал С и второй сигнал А', несовпадающий по фазе относительно первого сигнала С приблизительно на сто двадцать градусов, причем первый сигнал С имеет коэффициент заполнения приблизительно пятьдесят процентов, и второй сигнал А' имеет коэффициент заполнения приблизительно пятьдесят процентов; и управляют величиной задержки, на которую задержанная версия А второго сигнала А' задерживается относительно второго сигнала А', причем задержанной версией А второго сигнала А' управляют посредством контура управления так, чтобы она не совпадала по фазе относительно первого сигнала С на девяносто градусов. 5 н. и 27 з.п. ф-лы, 13 ил.

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики. Техническим результатом является упрощение устройства, расширение перечня выполняемых операций и повышение быстродействия вычислений при минимальных затратах оборудования. Каждый разряд устройства содержит один RS-триггер, восемь элементов И, три элемента ИЛИ, четыре элемента НЕ, шесть шин управления. 1 з.п. ф-лы, 1 ил.

Изобретение может быть использовано в цифровой вычислительной технике. Технический результат - повышение быстродействия вычислений, расширение функциональных возможностей, экономия электропитания при минимальных затратах оборудования. Счетчик выполняет операции счета и вычитания импульсов, инвертирование кода, сдвига кода "отдельных" единиц, логического сложения и умножения, параллельного приема кода в триггеры, остановку в нуль всех триггеров. Каждый разряд счетчика содержит один RS-триггер, четыре элемента И, три элемента ИЛИ, четыре элемента НЕ, четыре шины управления и информационный вход. Особенностью счетчика является формирование потенциала переноса до прихода счетного импульса, построение схемы переноса и построение каждого разряда только на основе одного RS-триггера. Суммарное число входов логических элементов одного разряда равно 28, в среднем на одну выполняющую операцию требуется около 3.5 входов (цена Квайна). 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Технический результат заключается в расширении функциональных возможностей за счет обеспечения формирования двоичного кода числа единичных сигналов входного кортежа (x₁, ..., x_n), x_i {0, 1}. В счетчик, содержащий по одному элементу «И» (1) и «исключающее ИЛИ» (2), введены n-1 элементов «И» (1), n-1 элементов «исключающее ИЛИ» (2) и 2n D-триггеров (3). 2 ил., 1 табл.

Изобретение относится к цифровой вычислительной технике для использования в процессорах ЭВМ и в устройствах цифровой автоматики. Технический результат заключается в повышении быстродействия и расширении перечня выполняемых операций. Счетчик содержит в каждом разряде RS-триггер (8), семь логических элементов И (1-7), три элемента ИЛИ (9-11), четыре элемента НЕ (12-16) и восемь шин управления (17, 18, 21-25, 27). Устройство выполняет операции счета импульсов на сложение, счета импульсов на вычитание, параллельного парафазного приема кода, инвертирования, сдвига влево, сдвига вправо, логического сложения и логического умножения. Операция счета импульсов выполняется за два временных такта. По первому такту (пауза) формируется потенциал сквозного переноса. Счетный импульс формирует результат и заносит его в триггеры (8). Особенностью счетчика является формирование потенциала переноса до прихода счетного импульса и искусственное управление переносом в момент переключения RS-триггера (8) за счет подачи счетного импульса в цепь формирования переноса при его переключении в «нуль» и за счет запрета формирования переноса при переключении его в «единицу». 1 ил.

Изобретение относится к цифровой вычислительной технике и устройствам автоматики. Технический результат заключается в повышении быстродействия выполнения операции счета и расширении перечня выполняемых операций. Каждый разряд счетчика содержит только один RS-триггер, по четыре элемента И, ИЛИ, НЕ, восемь шин управления и информационную шину. Операция счета импульсов выполняется за два временных такта. По времени первого такта формируется потенциал максимального по времени переноса. По второму временному такту в RS-триггеры заносится результат счета. Кроме счета импульсов, устройство выполняет операции инвертирования RS-триггеров, вычитания импульсов, сдвига кода влево и вправо, логическое сложение и умножение. Особенностью счетчика является то, что правильный перенос искусственно поддерживается за счет поступления сигнала в схему переноса, если триггер устанавливается в "нуль", и за счет запрета распространения сигнала переноса в данном разряде, если триггер устанавливается в "единицу". Суммарное число входов логических элементов одного разряда счетчика равно 31 (цена Квайна), в т.ч. 7 входов для построения триггера. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для приема и преобразования цифрового дифференциального сигнала. Технический результат заключается в комплексном расширении функциональных возможностей устройства за счет преобразования входного цифрового дифференциального сигнала в выходной сигнал приема бита кода и формирования выходных синхросигналов паузы с длительностью, кратной целому числу длительности TIC, начала паузы длительности TIC, и битовой синхронизации длительности TIC с помощью входной непрерывной последовательности тактовых импульсов IC с периодом TIC. Для этого приемник содержит приемник-преобразователь, двоичный счетчик, три элемента И, два элемента НЕ, элемент И-НЕ, четыре триггера, кодовый вход обнаружения паузы, тактовый вход, входы первой и второй компонент цифрового дифференциального сигнала и четыре выхода. 1 ил.