Терминология и общие сведения
Как получить патент на изобретение
Роспатент - методические рекомендации
Международная патентная классификация

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1 i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты)

Классы МПК:G06F7/505 в параллельном режиме по битам, те с отдельной схемой передачи данных для каждого машинного числа
Патентообладатель(и):Петренко Лев Петрович (UA)
Приоритеты:
подача заявки:
2009-11-10
публикация патента:

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах. Техническим результатом является повышение быстродействия. В одном из вариантов изобретения «i»-ый разряд функциональной структуры выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования, при этом каждый канал содержит элементы, реализующие логические функции И, ИЛИ, ИЛИ-НЕ, И-НЕ и НЕ. 4 н.п. ф-лы.

Формула изобретения

1. Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[S1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi ]f(+/-)min, условно «i» разряд которой выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования слагаемых и каждый канал «i» разряда включает входные логические функции f1({)-ИЛИ и f1(&)-И-НЕ, две функциональные входные связи которых являются функциональными входными связями каналов для приема входных положительных аргументов +ni и +mi или входных условно отрицательных аргументов -ni и -mi в соответствующих каналах, а выходные функциональные связи этих логических функций, которые формируют преобразованные положительные аргументы первой промежуточной суммы +S1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i или условно отрицательные аргументы -S 1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i и измененные по уровню аналогового сигнала положительные аргументы +S2функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i или условно отрицательные аргументы -S 2функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i второй промежуточной суммы в соответствующих каналах являются функциональными выходными связями каналов и функциональными входными связями логической функции f2 (&)-И, каналы сумматора включают также логические функции f1(&)-НЕ и f2({)-ИЛИ, отличающаяся тем, что в каждый канал дополнительно введены логические функции f1({&)-ИЛИ-НЕ, f2({& )-ИЛИ-НЕ, f1(&)-И и f3(&)-И - f 7(&)-И, при этом функциональные связи логических функций в положительном канале сумматора выполнены в соответствии с математической моделью вида

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-107-s.jpg" BORDER="0">

где функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-108-s.jpg" BORDER="0"> - логическая функция f1(})-ИЛИ; функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-109-s.jpg" BORDER="0"> - логическая функция f1(&)-И;

где функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-110-s.jpg" BORDER="0"> - логическая функция f1(}&)-ИЛИ-НЕ; функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-111-s.jpg" BORDER="0"> - логическая функция f1(&)-И-НЕ; «=&1=» - логическая функция f 1(&)-НЕ изменения активности аргумента аналогового сигнала, а в условно отрицательном канале сумматора выполнены в соответствии с математической моделью вида

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-112-s.jpg" BORDER="0">

2. Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[S1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi ]f(+/-)min, условно «i» разряд которой выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования слагаемых и каждый канал «i» разряда включает входные логические функции f1({)-ИЛИ и f2(&)-И-НЕ, две функциональные входные связи которых являются функциональными входными связями каналов для приема входных положительных аргументов +ni и +mi или входных условно отрицательных аргументов -ni и -mi в соответствующих каналах, а выходные функциональные связи этих логических функций, которые формируют преобразованные положительные аргументы первой промежуточной суммы +S1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i или условно отрицательные аргументы -S 1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i и измененные по уровню аналогового сигнала положительные аргументы +S2функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i или условно отрицательные аргументы -S 2функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i второй промежуточной суммы в соответствующих каналах являются функциональными выходными связями каналов и функциональными входными связями логической функции f3 (&)-И-НЕ, отличающаяся тем, что в каждый канал дополнительно введены логические функции f1({&)-ИЛИ-НЕ, f2({&)-ИЛИ-НЕ, f1(& )-И-НЕ и f4(&)-И-НЕ - f9( &)-И-НЕ, при этом функциональные связи логических функций в положительном канале сумматора выполнены в соответствии с математической моделью вида

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-113-s.jpg" BORDER="0">

а в условно отрицательном канале сумматора выполнены в соответствии с математической моделью вида

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-114-s.jpg" BORDER="0">

3. Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[S1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi ]f(+/-)min, условно «i» разряд которой выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования слагаемых и каждый канал «i» разряда включает входные логические функции f1({&)-ИЛИ-НЕ и f2(&)-И, две функциональные входные связи которых являются функциональными связями каналов сумматора для приема входных положительных аргументов +ni и +mi или входных условно отрицательных аргументов -ni и -mi в соответствующих каналах, а выходные функциональные связи этих логических функций, которые формируют преобразованные положительные аргументы первой промежуточной суммы +S1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i или условно отрицательные аргументы -S 1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i с измененным уровнем аналогового сигнала и положительные аргументы +S2функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i или условно отрицательные аргументы -S 2функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i второй промежуточной суммы в соответствующих каналах являются функциональными выходными связями каналов и функциональными входными связями логической функции f2 ({)-ИЛИ, отличающаяся тем, что в каждый канал дополнительно введены логические функции f1(&)-НЕ, f1 ({)-ИЛИ, f3({)-ИЛИ - f9({)-ИЛИ и f 1(&)-И-НЕ, при этом функциональные связи логических функций в положительном канале сумматора выполнены в соответствии с математической моделью вида

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-115-s.jpg" BORDER="0">

а в условно отрицательном канале сумматора выполнены в соответствии с математической моделью вида

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-116-s.jpg" BORDER="0">

4. Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[S1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi ]f(+/-)min, условно «i» разряд которой выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования слагаемых и каждый канал «i» разряда включает входные логические функции f1({&)-ИЛИ-НЕ и f2(&)-И, две функциональные входные связи которые являются функциональными связями каналов для приема входных положительных аргументов +n i и +mi или входных условно отрицательных аргументов -ni и -mi в соответствующих каналах, а выходные функциональные связи этих логических функций, которые формируют преобразованные положительные аргументы первой промежуточной суммы +S1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i или условно отрицательные аргументы -S 1функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i с измененным уровнем аналогового сигнала и положительные аргументы +S2функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i или условно отрицательные аргументв -S 2функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424006/8202.gif" BORDER="0" ALIGN="absmiddle"> i второй промежуточной суммы в соответствующих каналах являются функциональными выходными связями каналов и функциональными входными связями логической функции f3 ({&)-ИЛИ-НЕ, каналы также включаеют логическую функцию f3({)-ИЛИ и логическую функцию f2({& )-ИЛИ-НЕ, в которой функциональная выходная связь является функциональной входной связью логической функции f3({)-ИЛИ, в которой функциональная выходная связь является функциональной выходной связью канала для формирования результирующего положительного аргумента (+Si)0 и условно отрицательного аргумента (-Si)0 в соответствующем канале, отличающаяся тем, что в каждый канал дополнительно введены логические функции f1(&)-НЕ, и f1({)-ИЛИ, f2({)-ИЛИ, f4({&)-ИЛИ-НЕ - f 8({&)-ИЛИ-НЕ, при этом функциональные связи логических функций в положительном канале сумматора выполнены в соответствии с математической моделью вида

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-117-s.jpg" BORDER="0">

а в условно отрицательном канале сумматора выполнены в соответствии с математической моделью вида

функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-118-s.jpg" BORDER="0">

Описание изобретения к патенту

Текст описания приведен в факсимильном виде. функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-2.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-4.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-6.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-8.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-10.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-12.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-14.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-16.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-18.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-20.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-22.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-24.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-26.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-28.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-30.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-32.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-34.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-36.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-38.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-40.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-42.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-44.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-46.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-48.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-50.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-52.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-54.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-56.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-58.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-60.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-62.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-64.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-66.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-68.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-70.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-72.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-74.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-76.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-78.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-80.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-82.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-84.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-86.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-88.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-90.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-92.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-94.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-96.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-98.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-100.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-102.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-104.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="/images/patents/36/2424548/2424548-106.jpg" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0"> функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1<img src= i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты), патент № 2424548" SRC="" height=100 BORDER="0">

Класс G06F7/505 в параллельном режиме по битам, те с отдельной схемой передачи данных для каждого машинного числа

способ формирования логико-динамического процесса преобразования условно минимизированных структур аргументов аналоговых сигналов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min в функциональной структуре сумматора ±f1( ru)min без сквозного переноса f1(± ) и технологическим циклом t 5 f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) -  патент 2523876 (27.07.2014)
функциональная структура сумматора f3 (сигмаcd) условно "g" разряда реализующая процедуру "дешифрирования" агрументов слагаемых [1,2sgh1]f(2a) и [1,2sgh2]f(2n) позиционного формата "дополнительный код ru" посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и двойного логического дифференцирования d1,2/dn-f1,2(+-)d/dn активных аргументов "уровня 2" и удаления активных логических нулей "+1""-1"-"0" в "уровне 1" (варианты русской логики) -  патент 2517245 (27.05.2014)
функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики) -  патент 2480817 (27.04.2013)
функциональная структура сумматора f3( cd)max старших условно "k" разрядов параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" аргументов слагаемых [1,2sg h1] и [1,2sg h2] в "дополнительном коде ru" посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn (варианты русской логики) -  патент 2476922 (27.02.2013)
устройство для вычитания -  патент 2463644 (10.10.2012)
параллельный сумматор-вычитатель в троичной системе счисления на нейронах -  патент 2453900 (20.06.2012)
функциональная структура предварительного сумматора f [ni]&[mi](2n) параллельно-последовательного умножителя f ( ) условно "i" разряда для суммирования позиционных аргументов слагаемых [ni]f(2n) и [mi]f(2n) частичных произведений с применением арифметических аксиом троичной системы счисления f(+1,0,-1) с формированием результирующей суммы [s ]f(2n) в позиционном формате -  патент 2443008 (20.02.2012)
функциональная структура предварительного сумматора f ([ni]&[ni,0]) условно "i" и "i+1" разрядов "k" группы параллельно-последовательного умножителя f ( ) для позиционных аргументов множимого [ni]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты русской логики) -  патент 2439658 (10.01.2012)
функциональная входная структура сумматора с процедурой логического дифференцирования d/dn первой промежуточной суммы минимизированных аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты русской логики) -  патент 2427028 (20.08.2011)
функциональная структура предварительного сумматора f ([mj]&[mj,0]) параллельно-последовательного умножителя f ( ) с процедурой логического дифференцирования d/dn первой промежуточной суммы [s1 ]f(})-или структуры активных аргументов множимого [0,mj]f(2n) и [mj,0]f(2n) (варианты) -  патент 2424549 (20.07.2011)
Наверх