дифференциальный усилитель с симметричной нагрузкой

Формула изобретения

1. Дифференциальный усилитель с симметричной нагрузкой, содержащий входной параллельно-балансный каскад (1), имеющий первый (2) и второй (3) входы, первый (4) и второй (5) основные выходы, связанные с соответствующими первой (6) и второй (7) цепями нагрузки, первый (8) и второй (9) вспомогательные транзисторы, базы которых соединены с соответствующими первым (2) и вторым (3) входами входного параллельно-балансного каскада (1), а эмиттеры соединены друг с другом и подключены к выходу (10) вспомогательного токового зеркала (11), отличающийся тем, что входной параллельно-балансный каскад (1) содержит первый (12) дополнительный токовый выход, синфазный с первым (4) основным выходом, второй (13) дополнительный токовый выход, синфазный со вторым (5) основным выходом, причем первый (12) и второй (13) дополнительные токовые выходы связаны с эмиттером первого (14) дополнительного транзистора, база первого (14) дополнительного транзистора соединена с выходом (15) цепи выделения синфазного сигнала (16), коллектор подключен к эмиттеру второго (17) дополнительного транзистора, причем база второго (17) дополнительного транзистора соединена со входом вспомогательного токового зеркала (11), коллектор первого (8) вспомогательного транзистора соединен со вторым (3) входом входного параллельно-балансного каскада (1), а коллектор второго (9) вспомогательного транзистора соединен с первым (2) входом входного параллельно-балансного каскада (1).

2. Дифференциальный усилитель по п.1, отличающийся тем, что коэффициент передачи по току вспомогательного токового зеркала (11) близок к двум единицам.

3. Дифференциальный усилитель по п.1, отличающийся тем, что цепь выделения синфазного сигнала (16) содержит первый (23) и второй (24) вспомогательные резисторы, первые выводы которых соединены со входами цепи выделения синфазного сигнала, а вторые выводы подключены к выходу (15) цепи выделения синфазного сигнала.

4. Дифференциальный усилитель по п.1, отличающийся тем, что цепь выделения синфазного сигнала (16) содержит третий (25) и четвертый (26) вспомогательные резисторы, первые выводы которых соединены со входами цепи выделения синфазного сигнала, а вторые выводы подключены к выходу (15) цепи выделения синфазного сигнала через эмиттерный повторитель на транзисторе (27) и токостабилизирующем двухполюснике (28).

5. Дифференциальный усилитель по п.1, отличающийся тем, что цепь выделения синфазного сигнала (16) содержит дополнительный дифференциальный каскад на первом (29) и втором (30) дополнительных транзисторах, эмиттеры которых объединены и подключены к токостабилизирующему двухполюснику (31) и выходу (15) цепи выделения синфазного сигнала, а базы соединены со входами цепи выделения синфазного сигнала.

Описание изобретения к патенту

Изобретение относится к области радиотехники и связи и может быть использовано в качестве устройства усиления аналоговых сигналов датчиков с высоким внутренним сопротивлением в структуре аналоговых микросхем различного функционального назначения (например, операционных усилителях, широкополосных и избирательных усилителях, фильтрах и т.п.).

Известны схемы дифференциальных усилителей (ДУ) с параллельным включением двух параллельно-балансных каскадов на разнотипных транзисторах [1-19]. На их модификации выдано более 20 патентов для ведущих микроэлектронных фирм мира. Дифференциальные усилители данного класса, наряду с одиночными параллельно-балансными каскадами, стали основным усилительным элементом многих микросхем аналоговых интерфейсов.

Ближайшим прототипом заявляемого устройства фиг.1 является ДУ, представленный в авторском свидетельстве СССР № 530425. Он содержит входной параллельно-балансный каскад 1, имеющий первый 2 и второй 3 входы, первый 4 и второй 5 основные выходы, связанные с соответствующими первой 6 и второй 7 цепями нагрузки, первый 8 и второй 9 вспомогательные транзисторы, базы которых соединены с соответствующими первым 2 и вторым 3 входами входного параллельно-балансного каскада 1, а эмиттеры соединены друг с другом и подключены к выходу 10 вспомогательного токового зеркала 11.

Существенный недостаток известного устройства фиг.1 состоит в том, что он имеет сравнительно небольшое входное сопротивление для дифференциального сигнала, существенно зависящее от коэффициента усиления по току базы ( ) входных транзисторов VT1, VT2 и статического режима (I ₀) их общей эмиттерной цепи (I₀):

где

- сопротивления эмиттерных переходов VT1 VT2,

_т 26 мВ - температурный потенциал,

I_э.р =0,5I₀ - эмиттерный ток входных транзисторов.

Для повышения R_BX приходится выбирать микрорежим для входных транзисторов ДУ. Однако при этом деградирует коэффициент усиления по напряжению ДУ:

где R_н.экв - эквивалентное сопротивление нагрузки 6 и 7. Таким образом, обобщенный показатель качества ДУ-прототипа - произведение K_yR_ВХ =Q - не зависит от статического режима и может быть улучшен только ценой повышения (транзисторов и увеличения R_н.экв, что не всегда возможно:

Основная цель предлагаемого изобретения состоит в повышении входного сопротивления R_BX без существенного ухудшения К_у. Дополнительная - в уменьшении статических входных токов.

Поставленная цель достигается тем, что в дифференциальном усилителе фиг.1, содержащем входной параллельно-балансный каскад 1, имеющий первый 2 и второй 3 входы, первый 4 и второй 5 основные выходы, связанные с соответствующими первой 6 и второй 7 цепями нагрузки, первый 8 и второй 9 вспомогательные транзисторы, базы которых соединены с соответствующими первым 2 и вторым 3 входами входного параллельно-балансного каскада 1, а эмиттеры соединены друг с другом и подключены к выходу 10 вспомогательного токового зеркала 11, предусмотрены новые элементы и связи - входной параллельно-балансный каскад 1 содержит первый 12 дополнительный токовый выход, синфазный с первым 4 основным выходом, второй 13 дополнительный токовый выход, синфазный со вторым 5 основным выходом, причем первый 12 и второй 13 дополнительные токовые выходы связаны с эмиттером первого 14 дополнительного транзистора, база первого 14 дополнительного транзистора соединена с выходом 15 цепи выделения синфазного сигнала 16, коллектор подключен к эмиттеру второго 17 дополнительного транзистора, причем база второго 17 дополнительного транзистора соединена со входом вспомогательного токового зеркала 11, коллектор первого 8 вспомогательного транзистора соединен со вторым 3 входом входного параллельно-балансного каскада 1, а коллектор второго 9 вспомогательного транзистора соединен с первым 2 входом входного параллельно-балансного каскада 1.

На фиг.2 представлена схема заявляемого устройства в соответствии с п.1 формулы изобретения.

На фиг.3 показан частный случай построения цепи выделения синфазного сигнала 16 в соответствии с п.3, на чертеже фиг.4 - п.4, на чертеже фиг.5 - п.5 формулы изобретения.

На фиг.6 показан заявляемый ДУ, в котором цепь выделения синфазного сигнала 16 реализована в соответствии с фиг.4.

На фиг.7 показана схема фиг.6 в среде компьютерного моделирования PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар».

На фиг.8 для сравнения свойств показана схема известного дифференциального усилителя в среде компьютерного моделирования PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар».

На фиг.9 приведены графики температурной зависимости статического входного тока сравниваемых схем фиг.7 и фиг.8, которые показывают, что предлагаемое устройство имеет более чем в 100 раз меньший входной ток.

На фиг.10 приведены частотные зависимости входного сопротивления схем фиг.7 и фиг.8, которые показывают, что заявляемое устройство имеет более чем в 50 раз лучшее входное сопротивление в диапазоне низких и средних частот.

Дифференциальный усилитель фиг.2 содержит входной параллельно-балансный каскад 1, имеющий первый 2 и второй 3 входы, первый 4 и второй 5 основные выходы, связанные с соответствующими первой 6 и второй 7 цепями нагрузки, первый 8 и второй 9 вспомогательные транзисторы, базы которых соединены с соответствующими первым 2 и вторым 3 входами входного параллельно-балансного каскада 1, а эмиттеры соединены друг с другом и подключены к выходу 10 вспомогательного токового зеркала 11. Входной параллельно-балансный каскад 1 содержит первый 12 дополнительный токовый выход, синфазный с первым 4 основным выходом, второй 13 дополнительный токовый выход, синфазный со вторым 5 основным выходом, причем первый 12 и второй 13 дополнительные токовые выходы связаны с эмиттером первого 14 дополнительного транзистора, база первого 14 дополнительного транзистора соединена с выходом 15 цепи выделения синфазного сигнала 16, коллектор подключен к эмиттеру второго 17 дополнительного транзистора, причем база второго 17 дополнительного транзистора соединена со входом вспомогательного токового зеркала 11, коллектор первого 8 вспомогательного транзистора соединен со вторым 3 входом входного параллельно-балансного каскада 1, а коллектор второго 9 вспомогательного транзистора соединен с первым 2 входом входного параллельно-балансного каскада 1.

На фиг.2, в соответствии с п.2 формулы изобретения, коэффициент передачи по току вспомогательного токового зеркала 11 близок к двум единицам.

На фиг.3, в соответствии с п.3 формулы изобретения, цепь выделения синфазного сигнала 16 содержит первый 23 и второй 24 вспомогательные резисторы, первые выводы которых соединены со входами цепи выделения синфазного сигнала, а вторые выводы подключены к выходу 15 цепи выделения синфазного сигнала.

На фиг.4, в соответствии с п.4 формулы изобретения, цепь выделения синфазного сигнала 16 содержит третий 25 и четвертый 26 вспомогательные резисторы, первые выводы которых соединены со входами цепи выделения синфазного сигнала, а вторые выводы подключены к выходу 15 цепи выделения синфазного сигнала через эмиттерный повторитель на транзисторе 27 и токостабилизирующем двухполюснике 28.

На чертеже фиг.5, в соответствии с п.5 формулы изобретения, цепь выделения синфазного сигнала 16 содержит дополнительный дифференциальный каскад на первом 29 и втором 30 дополнительных транзисторах, эмиттеры которых объединены и подключены к токостабилизирующему двухполюснику 31 и выходу 15 цепи выделения синфазного сигнала, а базы соединены со входами цепи выделения синфазного сигнала.

Рассмотрим работу ДУ фиг.2.

В статическом режиме статические входные токи ДУ I_BX.1 и I_BX.2 определяются разностью суммарного тока базы входных (18, 19) транзисторов дифференциального каскада 1 и коллекторных токов транзисторов 8 и 9:

где I_K9,I_K8 - коллекторные токи транзисторов 9 и 8;

I_Л - входной статический ток каскада 1 по левому входу;

I _П - входной статический ток каскада 1 по его правому входу.

Если учесть, что коэффициент передачи тока подсхемы 11 близок к

двум единицам (К_i12=2), а I_Л I_K8=I_П=I_К9=2I_б , то из (1) и (2) следует, что входные токи ДУ фиг.2 близки к нулю: I_BX.1 0, I_BX.2 0. Это первое достоинство предлагаемой схемы.

Второе преимущество предлагаемого устройства состоит в том, что в схеме фиг.2 обеспечивается компенсация не только статических входных токов I_BX.1 и I_BX.2, но и их приращений i_BX.1 и i_BX.2. Как следствие, входное сопротивление ДУ фиг.2 для переменного тока существенно повышается. Действительно, при увеличении напряжения u_BX на входе Вх.1 относительно входа Вх.2 увеличивается ток базы каждого из двух параллельно включенных входных транзисторов 18 и 19 каскада 1:

где

= ₁₉= ₁₈ - коэффициент усиления по току базы входных транзисторов 18,19 каскада 1;

r_э18 r_э19 - сопротивления эмиттерных переходов входных транзисторов 18, 19 каскада 1;

_т=25 мВ - температурный потенциал;

I₂₂=4I₀ - суммарный ток общей эмиттерной цепи транзисторов 18, 19, 20, 21 каскада 1.

Поэтому переменная составляющая суммарного тока базы параллельно включенных входных транзисторов 18, 19 каскада 1:

С другой стороны, приращения коллекторных токов транзисторов 8 и 9

где r_э8=r_э9 - сопротивления эмиттерных переходов транзисторов 8 и 9. Причем

где I₁₀ - выходной суммарный выходной статический ток токового зеркала 11.

Если учесть, что за счет токового зеркала 11 (К_i12.11 =2) обеспечивается равенство

то уравнение (6) можно представить в следующем виде

где ₁₇ коэффициент усиления по току базы транзистора 17. Поэтому коллекторные токи транзисторов 8 и 9, а также суммарные входные токи ДУ i_BX.1 и i_BX.2 относительно узлов 2 и 3:

где i_Л, i_П - переменные входные токи каскада 1 без цепей компенсации.

После преобразований (10) и (11) находим, что входной ток узла Вх.1

Поэтому входная проводимость предлагаемого ДУ на переменном токе

Так как транзисторы 18, 19 и 17 одинаковы ( ₁₇), то из (13) следует, что в предлагаемой схеме у_ВХ.2 существенно уменьшается (входное сопротивление растет).

В ДУ-прототипе фиг.1 входная проводимость не лучше, чем

Следовательно, в заявляемом ДУ входное сопротивление увеличивается в N_y раз, где

Эффективность предлагаемого технического решения существенно зависит от точности разделения статического тока общей эмиттерной цепи каскада 1 (I₂₂=4I₀ ) между выходами 4и 12, 5 и 13. Если эмиттерный ток транзистора 14 окажется меньше, чем суммарный ток в узлах 4 и 5 ДУ фиг.2, то даже при ₁₇= в схеме фиг.2 будет наблюдаться «недокомпенсация» статического входного тока каскада 1, так как I_K9<I _Л. При этом следует заметить, что строго заданный коэффициент деления тока К_d=I_э14/I₂₂=0,5 будет реализован только в том случае, если статические потенциалы выходов 4, 12(13), 5 одинаковы. Если это требование не выполняется, то вследствие эффекта Эрли коэффициент К_d 0,5, что несколько ухудшает выигрыш по входному сопротивлению и входному току, который дает схема фиг.2. Для устранения этого эффекта в схеме фиг.3 вводится сумматор 16, который обеспечивает в широком температурном диапазоне и изменении напряжений питания равенство

где U₄, U₅ - напряжения в узлах 4, 5;

U*_c - напряжение на выходах 12, 13.

Таким образом, в схеме фиг.3 реализуется предельная температурная стабильность входного статического тока - так как всегда выполняется условие (16). Это существенная особенность предлагаемого технического решения.

Полученные выше теоретические выводы подтверждаются результатами моделирования известной и предлагаемой схем в среде PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар» (фиг.8). При этом заявляемый ДУ имеет более чем в 50 раз лучшие значения входного сопротивления (фиг.10). Данный результат обеспечивается без ухудшения других параметров ДУ - крутизны усиления и напряжения смещения нуля. Кроме этого, статические входные токи заявляемого ДУ значительно меньше, чем в схеме ДУ-прототипа (фиг.9).

Источники информации

1. Патент Японии JP 8222972.

2. Патентная заявка США № 2004/0174216.

3. Патент США № 6.963.244.

4. Патент США № 6.420.931.

5. Патент США № 6.222.416.

6. Патент США № 5.880.639.

7. Патент США № 5.610.557.

8. Патент США № 5.153.529.

9. Патент Японии JP № 7050528.

10. Патент США № 6.191.619.

11. Патент США № 6.163.290.

12. Патент США № 5.814.953.

13. Патент США № 5.714.906.

14. Патент США № 5.523.718.

15. Патент США № 5.515.005.

16. Патент США № 5.293.136.

17. Патент США № 4.636.743.

18. Патент США № 4.783.637.

19. Матавкин В.В. Быстродействующие операционные усилители. - М., Радио и связь, 1989. - С.101-103. - Рис.6.11 (стр.103).