способ сравнительной оценки надежности партий интегральных схем

Классы МПК:G01R31/26 испытание отдельных полупроводниковых приборов
Автор(ы):, ,
Патентообладатель(и):Государственное образовательное учреждение высшего профессионального образования "Воронежский государственный технический университет" (RU)
Приоритеты:
подача заявки:
2008-11-11
публикация патента:

Изобретение относится к микроэлектронике, а именно к способам обеспечения качества и надежности интегральных схем (ИС), и может быть использовано для сравнительной оценки надежности партий ИС как на этапе производства, так и на входном контроле на предприятиях-изготовителях радиоэлектронной аппаратуры. Сущность способа заключается в том, что на произвольных выборках интегральных схем из партий проводят измерение значений динамических параметров до и после воздействия различными по полярности напряжениям пяти электростатических разрядов, предельно допустимом по техническим условиям, и температурного отжига при допустимой максимальной температуре кристалла, а электростатические разряды подают на каждую из пар выводов интегральной схемы: вход - общая точка, выход - общая точка, питание - общая точка, вход - выход, количество циклов воздействия электростатических разрядов и температурного отжига составляет не менее трех, по количеству отказавших интегральных схем делают вывод о сравнительной надежности партий интегральных схем. Технический результат заключается в создании неразрушающего испытания и повышении функциональных возможностей способа. 2 табл.

Формула изобретения

Способ сравнительной оценки надежности партий интегральных схем, в соответствии с которым на произвольных выборках интегральных схем из партий проводят измерение значений динамических параметров до и после воздействия различными по полярности напряжениям пяти электростатических разрядов, предельно допустимом по техническим условиям, и температурного отжига при допустимой максимальной температуре кристалла, отличающийся тем, что электростатические разряды подают на каждую из пар выводов интегральной схемы: вход - общая точка, выход - общая точка, питание - общая точка, вход - выход, количество циклов воздействия электростатических разрядов и температурного отжига составляет не менее трех, по количеству отказавших интегральных схем делают вывод о сравнительной надежности партий интегральных схем.

Описание изобретения к патенту

Изобретение относится к микроэлектронике, а именно к способам обеспечения качества и надежности интегральных схем (ИС), и может быть использовано для сравнительной оценки надежности партий ИС как на этапе производства, так и на входном контроле на предприятиях-изготовителях радиоэлектронной аппаратуры.

Известен способ сравнительной оценки надежности партий транзисторов [1], в соответствии с которым проводят выборочные испытания партий транзисторов воздействием электростатических разрядов. На каждый прибор выборки подают электростатические разряды потенциалом вдвое большим, чем допустимый по техническим условиям, каждый раз повышая его на 20-30 В до появления параметрического или катастрофического отказа.

Недостаток данного способа - испытание является разрушающим. Изобретение направлено на устранение этого недостатка и повышение функциональных возможностей способа.

Предложенный способ сравнительной оценки партий ИС основывается на измерении динамических параметров до и после воздействия электростатических разрядов (ЭСР) и термического отжига.

Способ осуществляется следующим образом: от каждой партии одного типа (количество партий не ограничено) методом случайной выборки отбирают по 10-20 схем.

Каждая из отобранных ИС за один цикл подвергается воздействию пяти ЭСР различной полярности максимально допустимой по техническим условиям величиной на каждую из пар выводов: вход - общая точка, выход - общая точка, питание - общая точка, вход - выход. После ИС отжигаются при максимально допустимой температуре перехода (кристалла) в течение 4-8 часов. ИС подвергаются воздействию не менее трех циклов воздействия ЭСР и отжига. По количеству отказавших ИС делают вывод о сравнительной надежности партий схем.

Способ был опробован на выборках по 10 шт. из двух партий ИС типа КР561ТМ2 (2 Д-триггера, выполненный на кремнии по технологии КМОП). Максимально допустимое воздействие ЭСР на эти ИС по ТУ составляет 100 В. Каждая из схем за один цикл подвергалась воздействию пяти ЭСР величиной 100 В различной полярности на каждую из пар выводов: вход - общая точка (выводы 3-7, 4-7, 5-7, 6-7), выход - общая точка (выводы 1-7, 2-7), питание - общая точка (выводы 14-7), вход выход (выводы 3-1, 4-1, 5-1, 6-1, 3-2, 4-2, 5-2, 6-2). Всего за один цикл проводилось 150 воздействий ЭСР. После каждого цикла ИС отжигали при температуре 125°C в течение 4 ч.

ИС подвергались воздействию трех циклов. Измерения динамических параметров - время переключения ИС tTLH и tTHL проводились по схеме измерения работоспособности ИС, приведенной в ТУ. Значение времен для выборки из 1-й партии приведены в табл.1 и 2.

Таблица 1
Номер ИС Значение tTLH, мкс, после
Предварительного контроля 1-го цикла2-го цикла3-го цикла 4-го цикла
1 0,10,24 0,350,55 0,3
2 0,12 0,30,35 0,550,52
3 0,130,23 0,30,55 0,4
4 0,13 0,230,3 0,50,52
5 0,130,25 0,322,5 0,5
6 0,13 0,230,35 отказспособ сравнительной оценки надежности партий интегральных схем, патент № 2386975
70,13 0,250,3 отказспособ сравнительной оценки надежности партий интегральных схем, патент № 2386975
80,13 0,220,36 11
9 0,130,26 0,350,45 0,4
10 0,13 отказспособ сравнительной оценки надежности партий интегральных схем, патент № 2386975 способ сравнительной оценки надежности партий интегральных схем, патент № 2386975 способ сравнительной оценки надежности партий интегральных схем, патент № 2386975

Таблица 2
Номер ИС Значение tTHL, мкс после
Предварительного контроля 1-го цикла2-го цикла3-го цикла 4-го цикла
1 0,050,14 0,240,5 0,2
2 0,05 0,130,22 0,450,24
3 0,050,14 0,220,45 0,3
4 0,05 0,130,2 0,320,28
5 0,050,13 0,20,8 0,3
6 0,05 0,160,22 отказспособ сравнительной оценки надежности партий интегральных схем, патент № 2386975
70,05 0,130,24 отказспособ сравнительной оценки надежности партий интегральных схем, патент № 2386975
80,05 0,160,24 0,370,35
9 0,060,17 0,20,32 0,4
10 0,04 отказспособ сравнительной оценки надежности партий интегральных схем, патент № 2386975 способ сравнительной оценки надежности партий интегральных схем, патент № 2386975 способ сравнительной оценки надежности партий интегральных схем, патент № 2386975

Видно из табл.1 и 2, что отказы произошли после 1-го (один отказ) и 3-го циклов (2 отказа), т.е. всего 3 отказа. Четвертый цикл был проведен для подтверждения достаточности для этих схем 3-х циклов.

Для выборки из 2-й партии воздействия 3-х циклов показало, что отказы произошли после 2-го цикла (2 отказа) и 3-го цикла (2 отказа), т.е. всего 4 отказа.

По полученным данным можно сделать вывод, что вторая партия менее надежная.

Источник информации

1. Патент РФ № 2226698, G01R 31/26, опубл. 10.04.2004. Бюл. № 10.

Класс G01R31/26 испытание отдельных полупроводниковых приборов

способ разделения интегральных схем "по надежности" -  патент 2529675 (27.09.2014)
способ измерения шума узлов мфпу -  патент 2521150 (27.06.2014)
способ определения теплового сопротивления переход-корпус транзисторов с полевым управлением -  патент 2516609 (20.05.2014)
способ разделения полупроводниковых изделий по надежности -  патент 2515372 (10.05.2014)
способ отбраковки полупроводниковых изделий пониженного уровня качества из партий изделий повышенной надежности -  патент 2511633 (10.04.2014)
способ сравнительной оценки надежности партий полупроводниковых изделий -  патент 2511617 (10.04.2014)
устройство для измерения полного сопротивления и шумовых параметров двухполюсника на свч -  патент 2510035 (20.03.2014)
способ измерения теплового импеданса полупроводниковых диодов с использованием полигармонической модуляции греющей мощности -  патент 2507526 (20.02.2014)
способ разделения транзисторов по надежности -  патент 2507525 (20.02.2014)
способ контроля внутреннего квантового выхода полупроводниковых светодиодных гетероструктур на основе gan -  патент 2503024 (27.12.2013)
Наверх