устройство параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления
| Классы МПК: | G06F7/50 для сложения; для вычитания |
| Патентообладатель(и): | Петренко Лев Петрович (UA) |
| Приоритеты: |
подача заявки:
2006-12-15 публикация патента:
10.08.2009 |
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов суммирования и вычитания, в позиционно-знаковых кодах. Техническим результатом является повышение быстродействия. Каждый разряд сумматора содержит четыре элемента ИЛИ, два элемента И, три элемента НЕ и выполнен в виде двух каналов - канала формирования положительной суммы и канала формирования условно отрицательной суммы. 5 ил.
Формула изобретения
Устройство параллельного логического суммирования аналоговых сигналов, эквивалентных двоичной системе счисления, условно «i» разряд которого включает логическую функцию f3(})-ИЛИ, две функциональные входные связи которой являются входными связями приема аргументов слагаемых ni и mi, а функциональная выходная связь для формирования аргумента первой промежуточной суммы S 1
i является выходной функциональной связью условно «i» разряда и первой функциональной входной связью логической функции f2(&)-И, в которой вторая функциональная входная связь является выходной функциональной связью логической функции f3
-HE, отличающееся тем, что условно «i» разряд параллельного сумматора выполнен в виде двух каналов формирования положительной +Si и условно отрицательной -Si суммы, при этом в условно отрицательный канал введены логические функции f4(})-ИЛИ f1 -HE и f2 -HE, а в положительный канал введены логические функции f1(})-ИЛИ, f2(})-ИЛИ, f1 -HE, f2 -HE и f1 -И, при этом функциональные связи логических функций в структуре сумматора выполнены в соответствии с математической моделью вида
где
- логическая функция f(&)-И; 
логическая функция f1(})-ИЛИ; 
- логическая функция f -HE изменения активности уровня аналоговых сигналов входного аргумента.
Описание изобретения к патенту
Текст описания приведен в факсимильном виде. 
Класс G06F7/50 для сложения; для вычитания
)ru для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" (варианты русской логики) - патент 2524562
t
d1/dn второго слагаемого в том же формате (варианты русской логики) - патент 2480816