логический вычислитель
Классы МПК: | G06F7/57 арифметико-логические устройства (ALU), те оборудование или устройства для выполнения двух или более операций, относящихся к группам 7/483 |
Автор(ы): | Андреев Дмитрий Васильевич (RU) |
Патентообладатель(и): | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" (RU) |
Приоритеты: |
подача заявки:
2005-11-25 публикация патента:
20.02.2007 |
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является повышение быстродействия. Устройство содержит логические элементы ИЛИ, логические элементы И, D-триггеры. 2 ил., 1 табл.
Формула изобретения
Логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n-1 логических элементов И, n-1 логических элементов ИЛИ и n-1 D-триггеров, отличающийся тем, что неинвертирующий выход i-го D-триггера соединен с вторым входом i-го логического элемента И и первым входом i-го логического элемента ИЛИ, подключенного выходом к входу данных i-го D-триггера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-м выходом соответственно к первому входу i-го логического элемента И и выходу i-го логического элемента ИЛИ, выход k-го логического элемента И соединен с вторым входом (k+1)-го логического элемента ИЛИ, а второй вход первого логического элемента ИЛИ и выход (n-1)-го логического элемента И подключены соответственно к информационному входу и n-му выходу логического вычислителя.
Описание изобретения к патенту
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические вычислители (см., например, патент РФ 2248035, кл. G 06 F 7/38, 2005 г.), которые реализуют n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится низкое быстродействие, обусловленное тем, что для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, требуется n тактов вычислений, максимальная длительность каждого из которых определяется выражением t= tТр+(n+1) tЭ, где tТр и tЭ есть длительности задержек, вносимых D-триггером и логическим элементом.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2248036, кл. G 06 F 7/38, 2005 г.), который содержит n-1 логических элементов И, n-1 логических элементов ИЛИ, n-1 D-триггеров и реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, требуется n тактов вычислений, максимальная длительность каждого из которых определяется выражением t= tТр+(n+1) tЭ, где tТр и tЭ есть длительности задержек, вносимых D-триггером и логическим элементом.
Техническим результатом изобретения является повышение быстродействия.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 логических элементов И, n-1 логических элементов ИЛИ и n-1 D-триггеров, особенность заключается в том, что неинвертирующий выход i-го D-триггера соединен с вторым входом i-го логического элемента И и первым входом i-го логического элемента ИЛИ, подключенного выходом к входу данных i-го D-триггера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-ым выходом соответственно к первому входу i-го логического элемента И и выходу i-го логического элемента ИЛИ, выход k-го логического элемента И соединен с вторым входом (k+1)-го логического элемента ИЛИ, а второй вход первого логического элемента ИЛИ и выход (n-1)-го логического элемента И подключены соответственно к информационному входу и n-му выходу логического вычислителя.
На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.
Логический вычислитель содержит логические элементы И 11, ..., 1n-1 , логические элементы ИЛИ 21, ..., 2 n-1 и D-триггеры 31, ..., 3 n-1, причем неинвертирующий выход D-триггера 3 i соединен с вторым входом элемента 1, и первым входом элемента 2i, подключенного выходом к входу данных D-триггера 3i, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-м выходом соответственно к первому входу элемента 1i и выходу элемента 2i , выход элемента 1k соединен с вторым входом элемента 2k+1 , а второй вход элемента 21 и выход элемента 1n-1 подключены соответственно к информационному входу и n-му выходу логического вычислителя.
Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы y1, y 2 {0, 1} (фиг.2), причем период Т сигнала у 2 должен удовлетворять условию Т> t, где t= tТр+2 tЭ есть максимальная длительность такта вычисления, а tТр и TЭ - длительности задержек, вносимых D-триггером и логическим элементом. Синхронно с передним фронтом импульса сигнала у1 и передними фронтами первого, ..., (n-1)-го импульсов сигнала у2 на информационный вход логического вычислителя последовательно подаются двоичные сигналы х1 и х 2, ..., xn соответственно (фиг.2). Тогда сигналы на выходах элементов 1i, 2i будут определяться рекуррентными выражениями
где есть номер момента времени tj (фиг.2); V0j=хj; W i0=0. В представленной ниже таблице приведены значения выражений (1) при n=4.
W11=x 1 | W12=x 1 x2 | W 13=x1 x2 x3 | W 14=x1 x2 x3 x4 |
F 11=0 | V12=x 1x2 | V 13=x1x3 x2x3 | V14=x1x 4 x2x4 x3x4 |
W21=0 | W22=x1x 2 | W23=x 1x2 x1x3 x2x3 | W24=x1x 2 x1x3 x1x4 |
V21=0 | V22=0 | V23=x1x 2x3 | x2x3 x2x4 x3x4 |
V24=x 1x2x4 x1x3x 4 x2x3x 4 | |||
W31 =0 | W32=0 | W33=x1x 2x3 | W 34=x1x2x 3 x1x2x 4 x1x3x 4 x2x3x 4 |
V31 =0 | V32=0 | V33=0 | V 34=x1x2x 3x4 |
Таким образом, на первом, втором, ..., n-м выходах предлагаемого логического вычислителя при j=n соответственно имеем
W 1n= 1=x1 x2 ... xn,
W2n = 2=x1x 2 x1x3 ... xn-1xn,
........................
V(n-1)n = n=x1x 2...xn,
где 1, ..., n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и обладает более высоким по сравнению с прототипом быстродействием, так как реализует указанные функции за n тактов вычислений, максимальная длительность каждого из которых определяется выражением t= tТр+2 tЭ.
Класс G06F7/57 арифметико-логические устройства (ALU), те оборудование или устройства для выполнения двух или более операций, относящихся к группам 7/483