способ и устройство выполнения вычислительных операций при минимальных затратах оборудования

Формула изобретения

1. Способ выполнения операций сложения и сложения со сдвигом кода вправо, заключающийся в последовательном выполнении операций приема слагаемых, первого сложения по модулю два, формирования потенциалов поразрядного и сквозного переносов и выполнения второго сложения по модулю два, отличающийся тем, что во время первого временного такта выполняют прием второго слагаемого, первое сложение по модулю два, заносят результат этого сложения в первые RS-триггеры и формируют поразрядный и сквозной переносы, во время второго временного такта выполняют второе сложение по модулю два, заносят результат этого сложения во вторые RS-триггеры данного разряда, или при выполнении операции сложения со сдвигом кода вправо с помощью исполнительного импульса, поступающего на вход управления сдвигом кода, во вторые RS-триггеры младшего разряда, при этом на время выполнения этих операций сохраняют значения выработанных потенциалов переносов.

2. Устройство выполнения вычислительных операций, выполненное на основе логических элементов И, ИЛИ, НЕ, содержащее в каждом разряде первый и второй RS-триггеры, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И, первый, второй, третий и четвертый элементы ИЛИ, первый, второй, третий и четвертый входы управления и информационный вход, при этом выходы первого и второго элементов И через первый элемент ИЛИ соединены с R-входом второго RS-триггера, выходы третьего и четвертого элементов И через второй элемент ИЛИ соединены с S-входом второго триггера, первые входы первого четвертого элементов И связаны с третьим входом управления, первые входы второго и третьего элементов И соединены с четвертым входом управления, первые входы пятого и шестого элементов И связаны с первым входом управления, выходы упомянутых элементов И соединены с R- и S-входами первого триггера соответственно, третий вход третьего элемента ИЛИ связан с выходом переноса из младшего разряда, выходы третьего и четвертого элементов ИЛИ соединены с первым и вторым входами седьмого элемента И, третий вход этого элемента связан с вторым входом управления, выход седьмого элемента И является входом переноса в старший разряд, отличающееся тем, что в каждый разряд устройства введены первый и второй полусумматоры, восьмой и девятый элементы И, пятый элемент ИЛИ, пятый, шестой, седьмой и восьмой входы управления, при этом информационный вход i-того разряда и шестой вход управления соединены с первым и вторым входами восьмого элемента И, выход восьмого элемента И соединен с первым входом пятого элемента ИЛИ, второй вход этого элемента подключен к седьмому входу управления, выход упомянутого элемента ИЛИ подключен к второму входу первого полусумматора и первому входу четвертого элемента ИЛИ, первый и третий входы первого полусумматора связаны с нулевым и единичным выходами второго триггера соответственно, четвертый и пятый выходы первого полусумматора соединены с вторыми входами шестого и пятого элементов И соответственно, выход пятого элемента И соединен с первым входом третьего элемента ИЛИ, выход шестого элемента И соединен с третьим входом четвертого элемента ИЛИ, единичный и нулевой выходы первого триггера связаны с третьим и первым входами второго полусумматора соответственно, второй вход второго полусумматора связан с входом переноса из младшего разряда, четвертый выход упомянутого полусумматора соединен с вторыми входами третьего элемента И i-того разряда и четвертого элемента И i-1-го разряда, пятый выход второго полусумматора соединен с вторыми входами второго элемента И i-того разряда и первого элемента И i-1-го разряда, выход седьмого элемента И соединен с первым входом девятого элемента И, второй вход этого элемента И подключен к пятому входу управления, выход упомянутого элемента И соединен с вторыми входами третьего и четвертого элементов ИЛИ, восьмой вход управления подключен к первому входу пятого элемента И.

Описание изобретения к патенту

Изобретение относится к области вычислительной техники и цифровой автоматики. Известен способ выполнения вычислительных операций на основе накапливающего сумматора (далее - объект), построенного на основе логических элементов И, ИЛИ, НЕ (М.А.Карцев, Арифметика цифровых машин. М., Наука, 1969, стр.247-252 или А.Г.Шигин, Цифровые вычислительные машины, М., Энергия, 1971, стр.220, рис.9-29.). Недостатками известных способов выполнения вычислительных операций путем последовательного накопления частичных полусумм в одном из регистров является его неоднократное переключение за время выполнения одной операции сложения, что определяет быстродействие работы объектов, реализующих рассматриваемый способ. Кроме того, для построения устройства требуется три RS-триггера в каждом разряде и необходимость использования пяти временных тактов для сложения двух чисел. Наиболее близким, принятым за прототип, является накапливающий сумматор по а.с. 1176323. В противопоставляемом устройстве каждый разряд содержит два RS-триггера. В нем обеспечивается совмещение во время выполнения ряда элементарных операций (ЭО), таких как прием второго слагаемого, первое сложение по модулю два и начало формирования поразрядного и сквозного переносов, что позволяет повысить быстродействие работы устройства. Однако и прототип имеет ряд недостатков.

Время выполнения каждой операции сложения составляет 4 такта (под тактом понимается длительность исполнительных импульсов или паузы между этими импульсами). Кроме того, прототип не выполняет операции сдвига кода влево и вправо, логическое сложение и умножение, что ограничивает область его применения.

Целью изобретения является повышение быстродействия известных устройств и расширение перечня выполняемых операций при минимальных затратах оборудования. Для достижения указанных целей предложены способ, заключающийся в последовательном выполнении ЭО приема второго слагаемого, первого сложения по модулю два, формирования потенциалов переноса, второго сложения по модулю два и гашения потенциалов переносов, и устройство, выполненное на основе логических элементов И, ИЛИ, НЕ, содержащее в каждом разряде первый и второй RS - триггеры, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И, первый, второй, третий и четвертый элементы ИЛИ, первый, второй, третий и четвертый входы управления и информационный вход, при этом выходы первого и второго элементов И через первый элемент ИЛИ соединены с R - входом второго RS - триггера, выходы третьего и четвертого элементов И через второй элемент ИЛИ соединены с S - входом второго триггера, первые входы первого четвертого элементов И связаны с третьим входом управления, первые входы второго и третьего элементов И соединены с четвертым входом управления, первые входы пятого и шестого элементов И связаны с первым входом управления, выходы упомянутых элементов И соединены с R и S - входами первого триггера соответственно, третий вход третьего элемента ИЛИ связан с выходом переноса из младшего разряда, выходы третьего и четвертого элементов ИЛИ соединены с первым и вторым входами седьмого элемента И, третий вход этого элемента связан с вторым входом управления, выход седьмого элемента И является входом переноса в старший разряд, отличающееся тем, что в каждый разряд устройства введены первый и второй полусумматоры (схемы несовпадения), восьмой и девятый элементы И, пятый элемент ИЛИ, пятый, шестой и седьмой входы управления, при этом информационный вход i-того разряда и шестой вход управления соединены с первым и вторым входами восьмого элемента И, выход восьмого элемента И соединен с первым входом пятого элемента ИЛИ, второй вход этого элемента подключен к седьмому входу управления, выход упомянутого элемента ИЛИ подключен к второму входу первого полусумматора и первому входу четвертого элемента ИЛИ, первый и третий входы первого полусумматора связаны с нулевым и единичным выходами второго триггера соответственно, четвертый и пятый выходы первого полусумматора соединены с входами шестого и пятого элементов И соответственно, выход пятого элемента И соединен с первым входом третьего элемента ИЛИ, выход шестого элемента И соединен с третьим входом четвертого элемента ИЛИ, единичный и нулевой выходы первого триггера связаны с третьим и первым входами второго полусумматора соответственно, второй вход второго полусумматора связан с входом переноса из младшего разряда, четвертый выход упомянутого полусумматора соединен с вторыми входами третьего элемента И i-того разряда и четвертого элемента И i-1-го разряда, пятый выход второго полусумматора соединен с вторыми входами второго элемента И i-того разряда и первого элемента И i-1-го разряда, выход седьмого элемента И соединен с первым входом девятого элемента И, второй вход этого элемента И подключен к пятому входу управления, выход упомянутого элемента И соединен с вторыми входами третьего и четвертого элементов ИЛИ; в каждый разряд объекта введен восьмой вход управления, при этом первый вход управления соединен с первым входом шестого элемента И, а восьмой вход подключен к первому входу пятого элемента И.

Для пояснения работы предлагаемого объекта на фиг.1 приведена функциональная схема одного разряда. На фиг.1 приняты следующие обозначения: RS-триггеры (Tr) 1, 2, полусумматоры (ПСМ) 3, 4, логические элементы, И5-13 ИЛИ 14-18, вход управления (ВУ) хранением переноса 19, ВУ гашением переноса 20, вход переноса из младшего разряда 21, ВУ приемом единицы в Tr1 22, ВУ приемом кода в Tr2 23, ВУ приемом кода в Tr2 со сдвигом вправо 24, инверсивный выход ПСМ 4 25, выход ПСМ 4 26, ВУ инвертированием кода Tr2 27, ВУ приемом кода с информационного входа 29, вход установки Tr1 в нуль - 30. На Фиг.2 приведена функциональная схема полусумматора. Здесь приняты следующие обозначения: Элементы И 1, 2, элемент ИЛИ 3, элементы НЕ 4, 5. На Фиг.3 приведена временная диаграммы выполнения операций сложения.

Предложенный объект осуществляется следующим способом. В исходном состоянии (в статике) Tr1, 2 установлены в нуль. На всех управляющий входах 19, 20, 22-28 отсутствуют высокие потенциалы. На входах 21 и 29, 30 также отсутствуют высокие потенциалы.

Рассмотрим работу объекта при выполнении всего перечня операций (в динамике).

1. Операция сложения. Будем полагать, что код первого слагаемого (Ai) хранится в триггерах 2 как результат выполнения предыдущей операции. Код второго слагаемого поступает по информационному входу 29. Операция выполняется за два временных такта (t1, t2). (Под тактом понимается длительность исполнительного импульса или паузы между импульсами, поступающими на входы управления). На время выполнения операции по ВУ 20 на вход И7 поступает высокий потенциал, разрешающий прохождение переноса в старший разряд. По t1 на ВУ 28 поступает исполнительный импульс, который по цепи И 13, ИЛИ 16 поступает на второй вход ПСМ 3. Если на информационном входе 29 присутствует высокий потенциал это соответствует коду единицы (Bi). Полусумматор 3 выполняет ЭО сложения по модулю два кодов, поступающего по входу 29 и хранящегося в Tr2. На выходе 4 ПСМ 3 будет выработан высокий потенциал, если имеет место несовпадения значений кодов, поступивших на его входы, то на выходе 4 ПСМ будет выработан высокий потенциал. В этом случае исполнительный импульс по цепи ВУ 22, И 6 поступит на S-вход Tr1 и установит его в единицу. Этот же импульс обеспечит прохождение переноса, поступившего из младшего разряда по входу 21 в старший разряд. Если значения кодов, поступивших на входы ПСМ 3, совпадают и равны единице, то с пятого выхода ПСМ 3 на вход И 5 будет поступать высокий потенциал. Исполнительный импульс по цепи ВУ 30, И 5 поступит на R-вход Tr1 и установит его в нуль. Одновременно на первые входы ИЛИ 3, 4 будут поступать импульсы с выходов ИЛИ 16 и И 5. Эти импульсы выработают сигнал переноса в старший разряд. В каждом разряде объекта поразрядный и сквозной переносы вырабатываются согласно соотношению

Здесь Pi, Pi-1 - перенос i-того и младшего разрядов;

Ai, Bi - значения первого и второго слагаемых;

Ri, Si - импульсы установки первого триггера в нуль и единицу соответственно. По t2 выполняются две ЭО: хранение потенциала переноса и второе сложение по модулю два кода, хранящегося в Tr1, и сигнала переноса, поступившего по входу 21.

Для сохранения потенциала переноса, выработанного по t1 в i-том разряде, на вход И 12 по ВУ 19 поступает высокий потенциал. Если на выходе И 11 присутствует высокий потенциал, то и с выхода И 12 на входы ИЛИ 14, 15 будет поступать высокий потенциал, потенциал переноса не будет меняться на время t2. Второе сложение по модулю два выполняется с помощью ПСМ 4. Если значение кодов совпадают, то высокий потенциал с пятого выхода полусумматора поступит на вход И 8. Исполнительный импульс по ВУ 23, И 8, ИЛИ 17 поступает на R-вход Tr2 и устанавливает его в нуль. Если же значения кодов не совпадают, то высокий потенциал с четвертого выхода ПСМ 4 поступает на вход И 9. Исполнительный импульс в том случае проходит по цепи ВУ 23, И 9, ИЛИ 18, на S-вход Tr2 и устанавливает его в единицу. Из изложенного следует, что при выполнении операции сложения триггеры переключаются не более одного раза, вся операция выполняется за два временных такта (импульса). Во всех известных объектах требуется не менее трех - четырех тактов, в том числе и для сумматоров комбинационного типа.

2. Операция сложения и сдвига кода. Операция выполняется аналогично операции сложения (п.1), отличие состоит только в том, что по t2 одновременно с занесением результата второго сложения по модулю два производится сдвиг его на один разряд вправо. Для этого исполнительный импульс подается на ВУ 24 и результат суммы с выходов ПСМ 4 заносится в Tr2 младшего разряда. Для выполнения этой операции требуется в каждом разряде дополнительно восемь входов логических элементов (И 7,10, ИЛИ 17,18).

3. Операция сдвига кода вправо. Выполняется за два такта (t1, t2). По t1 на ВУ 30 и 22 подаются исполнительные импульсы, которые заносят значение кода Tr2 через ПСМ 3, И 5, 6 на входы Tr1. По t2 на ВУ 24 подается второй исполнительный импульс, который занесет значение кода выходов ПСМ 4 i-того разряда на входы Tr2 i-1-го разряда. При этом высокий потенциал единичного выхода Tr1 i-того разряда через ПСМ 4 и его четвертый выход поступит на S-вход Tr2 и установит его в единицу. Если Tr1 i-того разряда хранит код нуля, то исполнительный импульс с ВУ 24 пройдет по цепи элементов И7, ИЛИ 17, R-вход Tr2 i-1-го разряда. Сдвиги кода будут выполняться до тех пор, пока на ВУ 22, 30 и 24 будут поступать импульсы сдвига. Для выполнения этой операции не требуется дополнительного оборудования.

4. Операция сложения по модулю два. Операция выполняется аналогично выполнению операции сложения (п.1). Отличие состоит только в том, что сигнал переноса не вырабатывается, т.е. на ВУ 20 не подается высокий потенциал. Для выполнения операции не требуется дополнительного оборудования.

5. Операция инвертирования. Операция выполняется за два такта. По t1 на ВУ 27, 22, 30 поступают исполнительные импульсы. С выходов ПСМ 3 на входы И 5, 6 поступают потенциалы, соответствующие инверсному коду числа, хранящегося в Tr2. По t2 код Tr1 пересылается в Tr2. Для этого на ВУ 23 подается исполнительный импульс. Для выполнения операции дополнительно требуется логический элемент ИЛИ на два входа (ИЛИ 16).

6. Операция логического сложения. Операция выполняется аналогично выполнению операции сложения (п.1). Отличие состоит в том, что потенциалы сквозного переноса во всех разрядах не вырабатываются, а исполнительный импульс по t1 поступает только по ВУ 22. Выполнение этой операции не требует дополнительного оборудования.

7. Операция логического умножения. Операция выполняется за три такта. По t1 код Tr2 пересылается в Tr1. По t2 выполняются ЭО приема второго сомножителя инверсным кодом, сложение по модулю два и занесение результата операции в Tr1. Для выполнения этих ЭО на ВУ 28 подается высокий потенциал. Если на информационном входе 29 присутствует высокий потенциал, что соответствует значению нуля i-того разряда второго сомножителя, то в этом разряде исполнительный импульс по ВУ 30 установит Tr1 в нуль. Импульс пройдет по цепи ВУ 30, И 5, на R-вход и установит Tr1 в нуль, т.е. сформирует результат логического умножения двух кодов. По t3 результат операции будет занесен в Tr2. Для этого на ВУ 23 будет подан исполнительный импульс.

8. Операция сдвига кода влево. Сдвиг кода влево на один разряд выполняется за два такта. На время выполнения всей операции по ВУ 20 поступает высокий потенциал. По t1 на ВУ 27 и 30 подаются высокие потенциалы. В тех разрядах, где Tr2 хранит код единицы, с пятого выхода ПСМ 3 на вход И 5 будет поступать высокий потенциал. Исполнительный импульс, поступивший по ВУ 30 установит Tr1 в нуль и поступит на первый вход ИЛИ 14. Одновременно на первый вход ИЛИ 15 поступает высокий потенциал с выхода И 16. На выходе И 11 будет сформирован потенциал переноса в старший разряд. По t2 по ВУ 19 на И 12 будет поступать высокий потенциал, что обеспечит «поддержку» выработанного по t1 сигнала переноса. Потенциал переноса i-того разряда по входу 21 поступит на второй вход ПСМ 4 старшего разряда. С его четвертого выхода на вход И 9 поступит высокий потенциал. Исполнительный импульс по цепи ВУ 23, И 9, ИЛИ 18 поступит на S-вход Tr2 и установит его в единицу. Таким образом, код числа, хранившийся в Tr1, будет сдвинут на один разряд влево. Для выполнения этой операции не требуется дополнительного оборудования.

Таким образом, предлагаемый объект позволяет повысить быстродействие операций сложения и умножения на 30% (два такта вместо трех), обеспечить только одно переключение триггера за время выполнения операции сложения, и расширить перечень выполняемых операций с двух (прототип выполняет только операции сложения и сложения по модулю два) до восьми (сложение со сдвигом, сдвиг влево, сдвиг вправо, инвертирование, логическое сложение и логическое умножение). Указанные преимущества объекта обеспечены при минимальных затратах оборудования, т.к. ряд операций (сдвиг вправо, сдвиг влево, инвертирование, логическое сложение и логическое умножение) реализуются без дополнительного оборудования.