идентификатор числа единичных сигналов

Формула изобретения

Идентификатор числа единичных сигналов, содержащий m логических ячеек, каждая из которых содержит элемент И и элемент Исключающее ИЛИ, подсоединенный первым, вторым входами и выходом соответственно к первому, второму входам элемента И и второму выходу логической ячейки, первые вход и выход которой подключены соответственно к первому входу и выходу элемента И, отличающийся тем, что в каждую логическую ячейку введен D-триггер, причем вход сброса, тактовый вход, вход данных и неинвертирующий выход D-триггера соединены соответственно с вторым, третьим входами логической ячейки, выходом и вторым входом элемента Исключающее ИЛИ, первый выход каждой предыдущей логической ячейки подключен к первому входу последующей логической ячейки, а первый вход первой и второй выход i-й логических ячеек соединены соответственно с информационным входом и i-м выходом идентификатора числа единичных сигналов, первый и второй управляющие входы которого образованы соответственно объединенными вторыми и объединенными третьими входами первой - m-й логических ячеек, при этом m=1+[log₂n], где [·] есть оператор выделения целой части, n есть любое натуральное число.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны идентификаторы числа единичных сигналов (см., например, рис.8.12 на стр.479 в книге Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения: Справочник. М.: Радио и связь, 1990), которые содержат логические ячейки и могут быть использованы для определения числа единичных сигналов входной последовательности х₁,..., x _n, где х_j {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных идентификаторов числа единичных сигналов, относится не полная регулярность (повторяемость) связей между логическими ячейками.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, идентификатор числа единичных сигналов (см. рис.2 в статье Новиков Л.Г. Преобразователи синхронного унитарного импульсного сигнала // Приборы и системы. Управление, контроль, диагностика. 2002. №8. С.34-35), который формирует двоичный код числа единичных сигналов входной последовательности x₁,..., x_n (x_j {0,1}) и содержит m логических ячеек, где m=1+[log _n] ([·] - оператор выделения целой части).

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится не полная регулярность межъячеечных связей.

Техническим результатом изобретения является упрощение устройства за счет обеспечения полной регулярности связей между логическими ячейками.

Указанный технический результат при осуществлении изобретения достигается тем, что в идентификаторе числа единичных сигналов, содержащем m логических ячеек, каждая из которых содержит элемент "И" и элемент "исключающее ИЛИ", подсоединенный первым, вторым входами и выходом соответственно к первому, второму входам элемента "И" и второму выходу логической ячейки, первые вход и выход которой подключены соответственно к первому входу и выходу элемента "И", особенность заключается в том, что в каждую логическую ячейку введен D-триггер, причем вход сброса, тактовый вход, вход данных и неинвертирующий выход D-триггера соединены соответственно с вторым, третьим входами логической ячейки, выходом и вторым входом элемента "исключающее ИЛИ", первый выход каждой предыдущей логической ячейки подключен к первому входу последующей логической ячейки, а первый вход первой и второй выход i-ой логических ячеек соединены соответственно с информационным входом и i-ым выходом идентификатора числа единичных сигналов, первый и второй управляющие входы которого образованы соответственно объединенными вторыми и объединенными третьими входами первой - m-ой логических ячеек, при этом m=1+[log₂n], где [·] есть оператор выделения целой части, n есть любое натуральное число.

На фиг.1 и 2 представлены соответственно схема предлагаемого идентификатора числа единичных сигналов и временные диаграммы, поясняющие принцип его работы.

Идентификатор числа единичных сигналов содержит логические ячейки l₁,..., l _m, где m=1+[log₂n] (n - произвольное натуральное число; [·] - оператор выделения целой части). Каждая логическая ячейка содержит элемент "И" 2, элемент "исключающее ИЛИ" 3, D-триггер 4, причем первый, второй входы и выход элемента 3 соединены соответственно с первым, вторым входами элемента 2 и вторым выходом логической ячейки, подключенной первыми входом и выходом и вторым, третьим входами соответственно к первому входу и выходу элемента 2 и входу сброса, тактовому входу D-триггера 4, вход данных и неинвертирующий выход которого соединены соответственно с выходом и вторым входом элемента 3. Первый выход каждой предыдущей логической ячейки подключен к первому входу последующей логической ячейки, а первый вход ячейки l₁ и второй выход ячейки l_i соединены соответственно с информационным входом и i-ым выходом идентификатора числа единичных сигналов, первый и второй управляющие входы которого образованы соответственно объединенными вторыми и объединенными третьими входами ячеек l₁,..., l_m.

Работа предлагаемого идентификатора числа единичных сигналов осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы y₁, y₂ {0,1} (фиг.2), причем период Т сигнала у₂ должен удовлетворять условию Т> t, где t= t_Tp+m t_И, а t_Tp и t_И есть длительности задержек, вносимых D-триггером 4 и элементом 2. Синхронно с передним фронтом импульса сигнала y₁ и передними фронтами первого,..., (n-1)-го импульсов сигнала y₂ на информационный вход указанного идентификатора последовательно подаются двоичные сигналы x₁ и х ₂,..., x_n соответственно (фиг.2). Тогда сигналы на первом и втором выходах логической ячейки 1_i будут определяться рекуррентными выражениями

где есть номер момента времени t_j (фиг.2); V_i0=0; W_0j=x_j. В представленной ниже таблице приведены значения выражений (1) при n=4. Отметим, что если n=4, то m=1+[log₂n]=3.

V11=x 1	V12=x 1 x2	V 13=x1 x2 x3	V 14=x1 х2 x3 x4
W11=0	W 12=x1x2	W13=x1 x3 x2x3	W4=x1x 4 x2x4 x3x4
V21=0	V22=x1x 2	V23=x 1x2 x1x3 x2x3	V24=x1x 2 x1x3 x1x4
W21 =0	W22=0	W23=0	x2x3 x2x4 x3x4
			W24=x 1x2x3x 4
V31 =0	V32=0	V33=0	V 34=x1x2x 3x4
W31=0	W 32=0	W33=0	W34=0

Таким образом, на первом, втором,..., m-ом выходах предлагаемого идентификатора при j=n соответственно имеем V_1n= ₀, V_2n= ₁,..., V_mn= _m-1, где _m-1... _{1 0} есть w-разрядный двоичный код числа единичных сигналов входной последовательности х₁,..., х _n {0,1}.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство обеспечивает идентификацию числа единичных сигналов входной последовательности х₁ ,..., х_n(х_j {0, 1}) за счет формирования двоичного кода этого числа и обладает в отличии от прототипа полной регулярностью межъячеечных связей.