устройство управления передачей данных по радиоканалу

Формула изобретения

Устройство управления передачей данных по радиоканалу, содержащее генератор случайных чисел, синхронизатор, счетчик, первый, второй, третий элементы И, RS-триггер, блок сравнения, генератор тактовых импульсов, причем первый вход первого элемента И является управляющим входом устройства, а второй вход соединен c выходом второго элемента И, второй вход которого соединен с выходом RS-триггера, вход R которого объединен со входом генератора случайных чисел и соединен с выходом первого элемента И, при этом вход S RS-триггера объединен с первым входом третьего элемента И и соединен с выходом блока сравнения, первый сигнальный вход которого соединен с выходом генератора случайных чисел, а второй сигнальный вход соединен с выходом счетчика, вход которого объединен с первым входом второго элемента И и соединен с выходом синхронизатора, отличающееся тем, что дополнительно введены k<N анализаторов запросов, где N - число корреспондентов, включенных в радиоканал, блок анализа адреса, первый и второй многовходовые элементы ИЛИ, счетный блок и блок предотвращения конфликта, причем информационные входы всех анализаторов запроса объединены и подключены к информационным входам блоков анализа адреса и предотвращения конфликта и являются информационным входом устройства, счетные выходы всех анализаторов запроса соединены с соответствующими входами первого многовходового элемента ИЛИ, выход которого соединен со счетным входом счетного блока, сигнальный вход которого соединен с выходом второго многовходового элемента ИЛИ, входы которого соединены с сигнальными выходами соответствующих анализаторов запроса, тактовые входы анализаторов запроса объединены и подключены к тактовому входу блока анализа адреса и выходу генератора тактовых импульсов, адресный выход блока анализа адреса соединен с адресными входами всех анализаторов запроса, управляющий вход счетного блока соединен с первым входом первого элемента И и является управляющим входом устройства, выход счетного блока соединен с инверсными входами первого и третьего элементов И, при этом выход третьего элемента И соединен с сигнальным входом блока предотвращения конфликта, выходы блока предотвращения конфликта являются сигнальным и запрещающим выходами устройства.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации пакетов сети передачи данных автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному каналу множественного доступа, имеющему динамическую неполносвязную структуру.

Известно устройство для управления передачей данных по радиоканалу (А.С. СССР №1162058, МПК⁵ Н 04 L 7/00, 1985 г.), содержащее синхронизатор, первый и второй элементы И, элемент задержки, элемент ИЛИ, счетчик, триггер цикла передачи, генератор случайных чисел, блок сравнения, триггер разрешения передачи, формирователь импульсов.

Данное устройство имеет недостаток - относительно малую пропускную способность, что обусловлено отсутствием адаптации схемы устройства к изменению параметров нагрузки.

Известно также устройство для управления передачей данных по радиоканалу (А.С. СССР №1319298, МПК ⁵ H 04 L 7/00, 1990 г.), содержащее генератор случайных чисел и синхронизатор, первый, второй, третий и четвертый элементы И, счетчик, блок сравнения, триггер цикла передачи, триггер разрешения передачи, два формирователя импульсов, элемент ИЛИ, два элемента задержки, причем выход синхронизатора связан с первым входом первого элемента И и вторым входом второго элемента И, вход запроса передачи является третьим входом второго элемента И и связан с первым входом триггера разрешения передачи, выход которого связан со вторым входом элемента ИЛИ, входом элемента задержки и является выходом разрешения передачи, выход элемента задержки подключен к четвертому входу первого элемента И, третий вход которого связан с выходом триггера цикла передачи и первым входом второго элемента И, выход второго элемента И связан с входом формирователя импульсов и входом генератора случайных чисел, выход которого соединен с первым входом блока сравнения, второй вход которого подключен к первому выходу счетчика, выход формирователя импульсов связан с первым входом элемента ИЛИ, второй выход счетчика соединен со вторым входом триггера цикла передачи, а вход счетчика подключен к выходу первого элемента И, выход блока сравнения подключен к входу дополнительного формирователя импульсов, выход которого соединен с входом дополнительного элемента задержки и третьим входом элемента ИЛИ, а выход элемента ИЛИ является выходом "Включение передатчика", выход дополнительного элемента задержки связан с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И соединен с выходом четвертого элемента И и является выходом сигнала "Столкновение", причем выход третьего элемента И связан со вторым входом триггера разрешения передачи, а второй вход четвертого элемента И подключен ко второму входу первого элемента И и первому входу триггера цикла передачи и является входом "Сигнал несущей".

При такой совокупности описанных элементов и связей достигается увеличение пропускной способности при передаче данных по радиоканалу. Однако работа данного устройства в канале множественного доступа с неполносвязной динамической структурой невозможна.

Наиболее близким по технической сущности и выполняемым функциям к заявляемому является устройство управления передачей данных по радиоканалу (патент РФ №2144267, МПК⁷ H 04 L 7/00, 2000 г), состоящее из генератора случайных чисел, синхронизатора, счетчика, первого элемента И, первый вход которого является управляющим входом устройства, RS-триггера, второго элемента И, блока сравнения, третьего элемента И, блока выделения признака навигационного пакета, генератора тактовых импульсов, блока выделения адреса, блока определения интервала поступления пакета и блока таймеров. Причем выход синхронизатора соединен с входом счетчика и первым входом второго элемента И. Групповой выход счетчика соединен со счетным входом блока сравнения, вход случайных чисел которого соединен с групповым выходом генератора случайных чисел. Выход первого элемента И соединен с входом генератора случайных чисел, а также с входом сброса RS-триггера, вход установки которого соединен с выходом блока сравнения и первым входом третьего элемента И. Выход второго элемента И соединен со вторым входом первого элемента И, выход RS-триггера - со вторым входом второго элемента И. Информационный вход блока выделения признака навигационного пакета подключен к информационному входу блока выделения адреса и является информационным входом устройства. Выход третьего элемента И является управляющим выходом устройства. Сигнальный выход блока выделения признака навигационного пакета соединен с первым сигнальным входом блока определения интервала поступления пакета и управляющим входом блока выделения адреса. Первый выход сигнала "Сброс" блока определения интервала поступления пакета соединен с входом сигнала "Сброс" блока выделения признака навигационного пакета, выход блока выделения адреса - со вторым сигнальным входом блока определения интервала поступления пакета, второй выход сигнала "Сброс" которого соединен с входом сигнала "Сброс" блока выделения адреса. Выход генератора тактовых импульсов соединен с тактовыми входами блоков выделения признака навигационного пакета, блока выделения адреса, блока определения интервалов поступления пакета и блока таймеров. Групповой выход блока определения интервала поступления пакета соединен с входом блока таймеров, выход которого соединен с инверсным входом третьего элемента И. Устройство обеспечивает увеличение скорости передачи информации по радиоканалу.

При такой совокупности описанных элементов и связей обеспечивается возможность работы устройства в канале множественного доступа, имеющем быстроменяющуюся динамическую структуру.

Однако устройство-прототип имеет недостаток: оно не обеспечивает потенциально достижимой пропускной способности канала множественного доступа, так как не минимизирует число конфликтующих в канале корреспондентов за счет реализации алгоритма распределенного управления нагрузкой в канале множественного доступа.

Целью изобретения является разработка устройства управления передачей данных в радиоканале, обеспечивающего повышение пропускной способности канала путем минимизации числа корреспондентов, конфликтующих в процессе передачи пакетов, за счет организации распределенной очереди на передачу пакетов.

Поставленная цель достигается тем, что в известное устройство, содержащее генератор случайных чисел, синхронизатор, счетчик, первый, второй, третий элементы И, RS-тригтер, блок сравнения, генератор тактовых импульсов, причем первый вход первого элемента И является управляющим входом устройства, а второй вход соединен с выходом второго элемента И, второй вход которого соединен с выходом RS-триггера, вход R которого объединен с входом генератора случайных чисел и соединен с выходом первого элемента И, при этом вход S RS-триггера объединен с первым входом третьего элемента И и соединен с выходом блока сравнения, первый сигнальный вход которого соединен с выходом генератора случайных чисел, а второй сигнальный вход соединен с выходом счетчика, вход которого объединен с первым входом второго элемента И и соединен с выходом синхронизатора, дополнительно введены k<N анализаторов запросов, где N - число корреспондентов, включенных в радиоканал, блок анализа адреса, первый и второй многовходовые элементы ИЛИ, счетный блок и блок предотвращения конфликта. Информационные входы всех анализаторов запроса объединены с информационными входами блока анализа адреса и блока предотвращения конфликта и являются информационным входом устройства. Счетные выходы всех анализаторов запроса соединены с соответствующими входами первого многовходового элемента ИЛИ, выход которого соединен со счетным входом счетного блока. Сигнальный вход счетного блока соединен с выходом второго многовходового элемента ИЛИ, входы которого соединены с сигнальными выходами соответствующих анализаторов запроса. Тактовые входы анализаторов запроса соединены с тактовым входом блока анализа адреса и с выходом генератора тактовых импульсов. Адресный выход блока анализа адреса соединен с адресными входами всех анализаторов запроса. Управляющий вход счетного блока соединен с управляющим входом устройства. Выход счетного блока соединен с инверсными входами первого и третьего элементов И. Выход третьего элемента И соединен с сигнальным входом блока предотвращения конфликта. Первый и второй выходы блока предотвращения конфликта являются, соответственно, сигнальным и запрещающим выходами устройства.

Благодаря новой совокупности существенных признаков, за счет введения k<N анализаторов запросов, где N - число корреспондентов, включенных в радиоканал, блока анализа адреса, первого и второго многовходовых элементов ИЛИ, счетного блока и блока предотвращения конфликта и соответствующих новых связей, достигается реализация распределенного управления в канале множественного доступа, что обеспечивает повышение пропускной способности радиоканала за счет минимизации числа корреспондентов, конфликтующих в канале в процессе передачи пакетов.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного изобретения условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень". Заявленное устройство поясняется схемами:

фиг.1 - функциональная схема устройства управления передачей данных по радиоканалу;

фиг.2 - схема анализатора запроса;

фиг.3 - схема блока анализа адреса;

фиг.4 - схема счетного блока;

фиг.5 - схема блока предотвращения конфликта;

фиг.6 - схема электронного коммутатора;

фиг.7 - схема генератора случайных чисел.

Заявляемое устройство управления передачей данных по радиоканалу, показанное на фиг.1, состоит из генератора случайных чисел 1, синхронизатора 2, первого элемента И 3, второго элемента И 6, третьего элемента И 8, счетчика 4, RS-триггера 5, блока сравнения 7, анализаторов запроса 9 ₁-9_K, блока анализа адреса 10, первого элемента ИЛИ 11, второго элемента ИЛИ 12, счетного блока 13, блока предотвращения конфликта 14, генератора тактовых импульсов 15. Первый вход первого элемента И 3 объединен с управляющим входом счетного блока 13 и является управляющим входом устройства, второй вход соединен с выходом второго элемента И 6, а его инверсный вход объединен с инверсным входом третьего элемента И 8 и соединен с выходом счетного блока 13. Выход первого элемента И 3 соединен с входом генератора случайных чисел 1, а также со входом R RS-триггера 5, выход которого соединен со вторым входом второго элемента И 6. При этом вход S RS-триггера 5 объединен с первым входом третьего элемента И 8 и соединен с выходом блока сравнения 7, первый сигнальный вход которого соединен с выходом генератора случайных чисел 1. Второй же сигнальный вход блока сравнения 7 соединен с выходом счетчика 4, вход которого объединен с первым входом второго элемента И 6 и соединен с выходом синхронизатора 2. Информационные входы всех анализаторов запроса 9₁ -9_K объединены с информационными входами блока анализа адреса 10 и блока предотвращения конфликта 14 и являются информационным входом устройства. Счетные выходы всех анализаторов запроса 9 ₁-9_K соединены с соответствующими входами первого многовходового элемента ИЛИ 11, выход которого соединен со счетным входом счетного блока 13. Сигнальные выходы анализаторов запроса 9₁-9_K соединены с соответствующими входами второго многовходового элемента ИЛИ 12, выход которого соединен с сигнальным входом счетного блока 13. Тактовые входы анализаторов запроса 9₁-9_K объединены с тактовым входом блока анализа адреса 10 и соединены с выходом генератора тактовых импульсов 15. Адресный выход блока анализа адреса 10 соединен с адресными входами всех анализаторов запроса 9₁-9_K. Первый и второй выход третьего элемента И 8 соединен с сигнальным входом блока предотвращения конфликта 14.Первый и второй выходы блока предотвращения конфликта 14 являются соответственно сигнальным и запрещающим выходами устройства.

Входящие в общую функциональную схему элементы имеют следующее назначение.

Генератор случайных чисел 1 предназначен для выдачи в параллельном коде кодовой комбинации, соответствующей выбранному в данном цикле передачи номеру окна. Может быть реализован по схеме, показанной на фиг.7. Он состоит из р генераторов шума 1.1, р D-триггеров 1.2, причем вход генератора случайных чисел 1 соединен с синхровходами D-триггеров 1.2, информационные входы которых соединены с выходами соответствующих генераторов шума 1.1. Выходы D-триггеров 1.2 являются выходом генератора случайных чисел 1.

Генераторы шума 1.1₁-1.1_p предназначены для формирования случайно изменяющихся во времени выходных напряжений. Их схемы известны и описаны, например, в книге: Элементы радиоэлектронных устройств / Б.И.Коротков. - М.: Радио и связь, 1988, - рис.7.24, с.107.

D-тригтеры 1.2₁-1.2_p известны и описаны, например, в книге: Основы импульсной и цифровой техники / Под общей ред. А.М.Сидорова. - СПВВИУС, 1995, - с.90-91.

Синхронизатор 2 предназначен для выдачи импульсов с интервалом времени, равным длительности интервала передачи пакета, представляет собой генератор тактовых импульсов и описан в книге: Микросхемы и их применение: Справ. пособие. / 1984, с.213, рис.7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 511, 176.

Логические элементы И 3, 5, 8 обеспечивают управление процессом передачи пакетов, идентичны, известны и описаны в работе: Основы цифровой техники / Л.А.Мальцева, Э.М.Фромберг. - М.: Радио и связь, 1986. - с.30-31. Могут быть реализованы на ИМС серий 133 и 564.

Счетчик 4 обеспечивает поочередную выдачу кодовых комбинаций, соответствующих текущему номеру окна в цикле передачи, описан в книге: Микросхемы и их применение: Справ. пособие / В.А.Батушев, В.Н.Вениаминов, В.Г.Ковалев и др. - М.: Радио и связь, 1984, - с.139, рис.4.38. Может быть реализован на ИМС серий 176, 564.

RS-триггер 5 обеспечивает управление процессом передачи, известен и описан там же Микросхемы и их применение: Справ. пособие / В.А.Батушев, В.Н.Вениаминов, В.Г.Ковалев и др. - М.: Радио и связь, 1984, - с.122, рис.4.16. Может быть реализован на ИМС серий 133, 564.

Блок сравнения 7 обеспечивает выдачу сигнала о совпадении текущего номера окна в цикле передачи с заданным, известен и описан в книге: Импульсные цифровые устройства / И.О.Лебедев, А.М.Сидоров. - Л.: ВАС, 1980. - с.51-53, рис.2.33, 2.34. Может быть реализован на ИМС серий 133, 564.

Логические элементы ИЛИ 11, 12 предназначены для согласования счетных и сигнальных выходов группы анализаторов запроса 9₁-9_k со счетными и сигнальными входами соответственно счетного блока 13, идентичны, известны и описаны в книге: Основы цифровой техники / Л.А.Мальцева, Э.М.Фромберг. - М.: Радио и связь, 1986. - с.30-31. Могут быть реализованы на ИМС серий 133 и 564.

Генератор тактовых импульсов 15 обеспечивает взаимную синхронизацию блоков и узлов устройства, известен и описан в книге: Микросхемы и их применение: Справочное пособие / 1984. - с.213, рис.7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 564, 176.

Анализатор запроса 9 предназначен для формирования распределенной очереди в канале множественного доступа путем идентификации и хранения кодовой комбинации адреса устройства-отправителя запроса. Он показан на фиг.2 и состоит из элемента НЕ-И 9.1, первого 9.2 и второго 9.5 регистров сдвига, дешифратора 9.3, электронного коммутатора 9.4, многовходового элемента ИЛИ 9.6, схемы сравнения 9.7, RS-триггера 9.8, элемента И 9.9. Первый вход элемента НЕ-И 9.1 является информационным входом анализатора запроса 9, а второй (инверсный) вход объединен с входом R RS-триггера 9.8 и соединен с выходом многовходового элемента ИЛИ 9.6. Выход элемента НЕ-И 9.1 соединен с синхровходом первого регистра сдвига 9.2 и с первым входом элемента И 9.9. Второй вход элемента И 9.9 соединен с выходом RS-триггера 9.8, вход S которого объединен с входом R первого регистра сдвига 9.2, соединен с выходом дешифратора 9.3 и является счетным выходом анализатора запроса 9. Вход дешифратора 9.3 соединен с выходом первого регистра сдвига 9.2, синхровход которого объединен с тактовым входом электронного коммутатора 9.4 и является тактовым входом анализатора запроса 9. Информационный вход электронного коммутатора 9.4 соединен с выходом элемента И 9.9. Информационный и тактовый выходы электронного коммутатора 9.4 соединены соответственно с информационным входом и синхровходом второго регистра сдвига 9.5. Выход второго регистра сдвига 9.5 соединен с входами многовходового элемента ИЛИ 9.6 и первым входом схемы сравнения 9.7, второй вход которой является адресным входом анализатора запроса 9, а выход схемы сравнения 9.7 соединен с входом R второго регистра сдвига 9.5 и является одновременно сигнальным выходом анализатора запроса 9.

Блок анализа адреса 10 предназначен для выделения кодовой комбинации адреса из заголовка пакета, анализа и выдачи ее в анализатор запроса 9 при приеме этого пакета из канала множественного доступа. Он показан на фиг.3 и состоит из электронного коммутатора 10.1, регистра сдвига 10.2, многовходового элемента ИЛИ 10.3, элемента задержки 10.4. Информационный и тактовый входы электронного коммутатора 10.1 являются соответственно информационным и тактовым входами блока анализа адреса 10, а информационный и тактовый выходы электронного коммутатора 10.1 соединены с информационным входом и синхровходом регистра сдвига 10.2. Вход R регистра 10.2 соединен с выходом элемента задержки 10.4, вход которого соединен с выходом многовходового элемента ИЛИ 10.3, вход которого соединен с выходом регистра сдвига 10.2 и является одновременно адресным выходом блока анализа адреса 10.

Электронный коммутатор 9.4 (10.1) предназначен для выделения последовательности символов адреса из заголовка пакета и выдачи их, а также последовательности тактовых импульсов, на соответствующие выходы электронного коммутатора. Он показан на фиг.6 и состоит из первого 1, второго 5, третьего 7 и четвертого 11 RS-триггеров, первого 2, второго 4, третьего 6, четвертого 8, пятого 10 и шестого 12 элементов И, первого 3 и второго 9 счетчиков и формирователя импульсов 13. Вход формирователя импульсов 13 объединен со вторым входом третьего элемента И 6 и является информационным входом электронного коммутатора 9.4 (10.1). Входы S первого 1 и третьего 7 RS-триггеров объединены и соединены с выходом формирователя импульсов 13. Выход первого триггера 1 соединен с первым входом первого элемента И 2, выход которого соединен с входом С первого счетчика 3, выходы которого соединены с входами второго элемента И 4. Выход последнего соединен с входами S второго 5 и четвертого 11 RS-триггеров и входами R первого RS-триггера 1 и первого счетчика 3. Входы R второго 5, третьего 7 и четвертого 11 RS-триггеров и второго счетчика 9 объединены и соединены с выходом пятого элемента И 10, входы которого соединены с выходами второго счетчика 9. Вход С второго счетчика 9 соединен с выходом четвертого элемента И 8, первый вход которого соединен с выходом третьего RS-триггера 7. Вторые входы первого 1, четвертого 8 и шестого 12 элемента И объединены и являются тактовым входом электронного коммутатора 9.4 (10.1). Выход третьего элемента И 6 является информационным выходом электронного коммутатора 9.4 (10.1). Выход шестого элемента И 12 является тактовым выходом электронного коммутатора 9.4 (10.1).

Счетный блок 13 обеспечивает контроль состояния распределенной очереди в канале множественного доступа. Он показан на фиг.4 и состоит из Т-триггера 13.1, первого 13.2 и второго 13.7 элементов НЕ-И, первого 13.3 и второго 13.8 реверсивных счетчиков и первого 13.4, второго 13.5 и третьего 13.6 элементов И. Вход Т-триггера 13.1 является управляющим входом устройства, а его выход соединен со вторыми (инверсными) входами первого 13.2 и второго 13.7 элементов НЕ-И и вторыми входами первого 13.4 и третьего 13.6 элементов И. Первые входы первого элемента НЕ-И 13.2 и третьего элемента И 13.6 объединены и являются счетным входом счетного блока 13. Первые входы первого элемента И 13.4 и второго элемента НЕ-И 13.7 объединены и являются сигнальным входом счетного блока 13. Выход первого элемента НЕ-И 13.2 соединены с суммирующим входом первого реверсивного счетчика 13.3, а выход первого элемента И 13.4 - с вычитающим входом первого реверсивного счетчика 13.3. Выход третьего элемента И 13.6 соединен с суммирующим входом второго реверсивного счетчика 13.8, а выход второго элемента НЕ-И 13.7 - с вычитающим входом второго реверсивного счетчика 13.8. Выходы первого 13.3 и второго 13.8 реверсивных счетчиков соединены, соответственно, с первым и вторым входами второго элемента И 13.5, выход которого является выходом счетного блока 13.

Блок предотвращения конфликта 14 предназначен для снижения вероятности столкновения запросов и информационных пакетов в канале множественного доступа. Он показан на фиг.5 и состоит из первого 14.1 и второго 14.2 элементов задержки, RS-триггера 14.3 и D-триггера 14.4. Вход первого элемента задержки 14.1 является сигнальным входом блока предотвращения конфликта 14, а его выход соединен с входом второго элемента задержки 14.2 и с синхровходом D-триггера 14.4, выход которого соединен с входом R RS-триггера 14.3 и одновременно является запрещающим выходом блока предотвращения конфликта 14. Выход RS-триггера 14.3 является сигнальным выходом блока предотвращения конфликта 14, а его вход S соединен с выходом второго элемента задержки 14.2. Информационный вход D-триггера 14.4 является информационным входом блока предотвращения конфликта 14.

Элементы задержки 10.4, 14.1, 14.2 могут быть реализованы на базе регистра сдвига, известны и описаны - Цифровые интегральные микросхемы: Справочник. / П.П.Мальцев и др. - М.: Радио и связь. - 1994, с.52.

Регистры сдвига 9.2, 9.5, 10.2, входящие в описываемое устройство, идентичны, известны и описаны - Основы импульсной и цифровой техники/ Под общ. ред. А.М.Сидорова. - СПВВИУС. - 1995, рис.5.28, с.158-159.

Т-триггер 13.1, входящий в описываемое устройство, идентичен, известен и описан - Основы импульсной и цифровой техники / Под общей ред. А.М.Сидорова. - СПВВИУС. - 1995, рис.3.18, с.94-96.

D-триггер 14.4, входящий в описываемое устройство, идентичен, известен и описан - Основы импульсной и цифровой техники / Под общей ред. А.М.Сидорова. - СПВВИУС. - 1995, - рис.3.14, с.90-93.

Реверсивные счетчики 13.3, 13.8, входящие в описываемое устройство, идентичны, известны и описаны - Основы импульсной и цифровой техники / Под общей ред. А.М.Сидорова. - СПВВИУС. - 1995, - рис.5.38, с.168-172.

Схема сравнения 9.7 известна и описана в книге: Импульсные цифровые устройства / И.О.Лебедев, А.М.Сидоров. - Л.: ВАС, 1980. - с.51-53, рис.2.33, 2.34.

Может быть реализована на ИМС серий 133, 564.

Дешифратор 9.3, входящий в анализатор запроса 1, известен и описан - Основы цифровой техники. / Л.А.Мальцева. - М.: Радио и связь, 1986, - рис.28, с.42.

Формирователь импульсов 13, входящий в электронный коммутатор 9.4 (10.1), может быть реализован по схеме, описанной - Мальцева Л.А. и др. Основы цифровой техники. - М.: Радио и связь, 1986, - рис.21, с.30.

RS-триггеры 9.8, 14.3 (а также 1, 5, 7, 11, входящие в электронные коммутаторы 9.4 и 10.1), известны и описаны в книге: Батушев В.А., Вениаминов В.Н., Ковалев В.Г. и др. Микросхемы и их применение: Справочное пособие. - М.: Радио и связь, 1984. - с.122, рис.4.16. Могут быть реализованы на ИМС серий 133, 564.

Счетчики 3, 9, входящие в электронные коммутаторы 9.4 (10.1), описаны - Основы импульсной и цифровой техники / Под общей ред. А.М.Сидорова. - СПВВИУС. - 1995. - рис.5.38, с.169-172.

Логические элементы ИЛИ 9.6, 10.3, входящие в описываемое устройство, идентичны, известны и описаны в книге: Основы импульсной и цифровой техники / Под общей ред. А.М.Сидорова. - СПВВИУС, 1995. - рис.2.4, с.39-41.

Логические элементы И 9.9, 13.4, 13.5, 13.6, входящие в описываемое устройство, идентичны, известны и описаны в книге: Мальцева Л.А., Фромберг Э.М. Основы цифровой техники - М.: Радио и связь, 1986. - с.21. Могут быть реализованы на ИМС серий 133 и 564.

Функциональная схема устройства, реализующего выполнение описанных функций распределенного управления передачей данных по радиоканалу, приведена на фиг.1.

Заявляемое устройство работает следующим образом.

При включении питания (схема питания не приводится) триггер 5 устанавливается в режим хранения логической единицы. Синхронизатор 2 выдает импульсы с интервалом времени, равным длительности интервала передачи пакета, при этом импульсы поступают на первый вход второго элемента И 6 и на тактовый вход счетчика 4, вызывая последовательную смену кодовых комбинаций на выходе счетчика 4 (число кодовых комбинаций равно числу "окон" в цикле передачи).

Все передаваемые в канале множественного доступа пакеты (и запросы, и информационные пакеты) поступают на информационный вход устройства. При выделении из заголовка пакета, поступившего от i-го отправителя, признака запроса анализатор запроса 9 выдает сигнал с уровнем логической единицы (через первый элемент ИЛИ 11) на счетный вход счетного блока 13 (при этом распределенная очередь во всех устройствах, включенных в данный канал множественного доступа, увеличивается на единицу). Одновременно из заголовка пакета-запроса соответствующий анализатор запроса 9_i выделяет кодовую комбинацию адреса устройства-отправителя данного запроса и сохраняет ее до передачи информационного пакета, соответствующего данному запросу i-го отправителя.

Таким образом, в процессе функционирования устройства отдельные анализаторы запроса 9 _i-9_k хранят адреса устройств-отправителей, занявших определенные места в распределенной очереди в канале множественного доступа.

При поступлении из канала множественного доступа информационного пакета блок анализатора адреса 10 выделяет из его заголовка кодовую комбинацию адреса и выдает ее на адресные входы всех анализаторов запроса 9_i-9_k. Хранящий данный адрес анализатор запроса 9_i выдает сигнал с уровнем логической единицы (через второй элемент ИЛИ 12) на сигнальный вход счетного блока 13 (тем самым данный пакет считается переданным, и распределенная очередь в канале множественного доступа уменьшается на единицу).

При возникновении необходимости в передаче пакета на управляющий вход устройства поступает сигнал запроса передачи (в виде уровня логической единицы) (одновременно в канал множественного доступа передается соответствующий пакет-запрос). При этом очередной сигнал с выхода синхронизатора 2 (в виде единичного импульса) через открытый второй элемент И 6 поступает на управляющий вход первого элемента И 3. Если первый элемент И 3 открыт по инверсному входу сигналом логического нуля с выхода счетного блока 13 (то есть данное устройство получило возможность в соответствии с распределенной очередью передать пакет в текущем цикле передачи), то единичный импульс с выхода первого элемента И 3 поступает на вход R триггера 5, переводя его в нулевое состояние, а также на управляющий вход генератора случайных чисел 1, который выдает в параллельном коде на второй сигнальный вход блока сравнения 7 кодовую комбинацию, соответствующую номеру окна в данном цикле передачи (это необходимо для устранения возможности возникновения конфликта с пакетами, не доведенными до получателя в предыдущих циклах передачи). При этом триггер 5 закрывает второй элемент И 6.

Когда распределенная очередь для данного устройства обнуляется, сигнал с уровнем логического нуля с выхода счетного блока 13 открывает по инверсным входам первый и второй элементы И 3 и 8. В момент совпадения кодовых комбинаций на первом и втором входах блока сравнения 7 последний выдает сигнал разрешения передачи в виде единичного импульса через открытый третий элемент И 8 на сигнальный вход блока предотвращения конфликта 14. Если в данный момент канал множественного доступа свободен, то блок предотвращения конфликта 14 выдает сигнал разрешения передачи на сигнальный выход устройства (в противном случае - на запрещающий выход устройства). При этом также триггер 5 переводится в режим хранения логической единицы (сигнал запроса передачи с управляющего входа устройства снимается). Таким образом, устройство готово к передаче очередного пакета.

Анализатор запроса 9, функциональная схема которого показана на фиг.2, работает следующим образом.

При поступлении на информационный вход устройства какого-либо пакета (информационного или пакета-запроса) данный пакет поступает в каждый из k анализаторов запроса 9₁-9_k . В свободном анализаторе запроса 9_i через открытый по инверсному входу элемент НЕ-И 9.1 пакет поступает одновременно в регистр сдвига 9.2 (где преобразуется в параллельный код) и на информационный вход электронного коммутатора 9.4.

Если поступивший пакет - это запрос на постановку в распределенную очередь, то сигнал с уровнем логической единицы с выхода дешифратора 9.3 переводит регистр сдвига 9.2 в нулевое состояние, а также поступает на счетный выход анализатора запроса 9_i (при этом распределенная очередь в канале множественного доступа увеличивается на единицу, то есть данный запрос занимает в ней соответствующее место). Этот же сигнал переводит триггер 9.8 в режим хранения логической единицы, благодаря чему пакет-запрос через открытый элемент И 9.9 поступает на информационный вход электронного коммутатора 9.4. В результате работы электронного коммутатора 9.4 в регистр сдвига 9.5 записывается кодовая комбинация адреса i-го корреспондента, пославшего данный запрос (данный адрес сохраняется в регистре сдвига 9.5 до окончания передачи в канале множественного доступа информационного пакета данным (i-м) отправителем). При этом сигнал с уровнем логической единицы с выхода элемента ИЛИ 9.6 закрывает по инверсному входу элемент НЕ-И 9.1, а также переводит в режим хранения логического нуля триггер 9.8.

Если поступивший на информационный вход анализатора запроса 9_i пакет - информационный, то элемент И 9.9 остается закрытым. При этом на адресный вход анализатора запроса 9_i от блока анализа адреса 10 поступает адрес отправителя, выделенный из заголовка поступившего информационного пакета. Если данный адрес совпал с адресом, хранящимся в регистре сдвига 9.5, то сигнал с уровнем логической единицы с выхода схемы сравнения 9.7 поступает на сигнальный выход анализатора запроса 9_i (при этом распределенная очередь в канале множественного доступа уменьшается на единицу), а также обнуляет регистр сдвига 9.5 (при этом элемент НЕ-И 9.1 открывается по инверсному входу). Анализатор запроса 9_i переходит в исходное состояние и готов к обработке очередного запроса.

Блок анализа адреса 10, схема которого приведена на фиг.3, работает следующим образом.

При передаче в канале множественного доступа пакета каким-либо корреспондентом на информационный вход блока анализа адреса 10 поступает последовательность символов заголовка пакета. В результате работы электронного коммутатора 10.1 в соответствующий момент времени на тактовый вход С регистра сдвига 10.2 начинает поступать последовательность тактовых импульсов, а на его информационный вход D - последовательность символов заголовка пакета, начиная с первого символа адреса. Кодовая комбинация адреса, выделенная из заголовка пакета, в параллельном коде поступает с выходов регистра сдвига 10.2 на входы многовходового элемента ИЛИ 10.3 и на адресный выход блока анализа адреса 10. Так как все кодовые комбинации, используемые для задания адресов, являются ненулевыми, то сигнал с уровнем логической единицы с выхода элемента ИЛИ 10.3 через элемент задержки 10.4 поступает на вход R установки в нулевое состояние регистра сдвига 10.2 и переводит его в исходное (нулевое) состояние.

Счетный блок 13, схема которого приведена на фиг.4, работает следующим образом.

В исходном состоянии Т-триггер 13.1 находится в режиме хранения логического нуля (поэтому первый элемент НЕ-И 13.2 и второй элемент НЕ-И 13.7 открыты по инверсному входу, а первый элемент И 13.4 и второй элемент И 13.6 закрыты). При этом первый реверсивный счетчик 13.3 подсчитывает количество поступающих из канала множественного доступа пакетов-запросов (информация об этом поступает с выхода первого элемента ИЛИ 11, при этом содержимое счетчика увеличивается). Одновременно второй реверсивный счетчик 13.8 обеспечивает подсчет числа переданных в канале множественного доступа информационных пакетов (информация об этом поступает с выхода второго элемента ИЛИ 12, при этом содержимое счетчика уменьшается). Пока оба счетчика являются частично заполненными, на выходе второго элемента И 13.15 и, соответственно, на выходе счетного блока 13 имеет место уровень логической единицы.

При необходимости передачи пакета сигнал запроса передачи, поступающий на управляющий вход устройства, переводит Т-триггер 13.1 в режим хранения логической единицы (соответственно открываются первый и второй элементы И 13.4 и 13.6, а первый и второй элементы НЕ-И 13.2 и 13.7 закрываются). При этом реверсивный счетчик 13.3 начинает подсчет числа переданных информационных пакетов, а счетчик 13.8 - количество поступивших пакетов-запросов. Когда реверсивный счетчик 13.3 обнуляется (это означает, что подошла очередь передачи информационного пакета данным устройством), на выходе счетного блока 13 появляется уровень логического нуля (что является разрешающим сигналом для начала процесса передачи собственного информационного пакета).

Блок предотвращения конфликта 14, схема которого приведена на фиг.5, работает следующим образом.

Сигнал разрешения передачи с выхода третьего элемента И 8 через первый элемент задержки 14.1 поступает на вход второго элемента задержки 14.2, а также на синхровход D-триггера 14.4. Последний переходит в единичное состояние только в том случае, если на информационном входе устройства имеется какая-либо информация из канала множественного доступа (то есть канал множественного доступа занят). При этом на запрещающем выходе устройства устанавливается уровень логической единицы (RS-триггер 14.3 удерживается в нулевом состоянии сигналом с уровнем логической единицы, поступающим на вход R триггера 14.3 раньше, чем сигнал с выхода второго элемента задержки 14.2 - на вход S триггера 14.3).

Если в момент прихода сигнала с выхода первого элемента задержки 14.1 на синхровход D-триггера 14.4 канал множественного доступа свободен, то D-триггер 14.4 остается в нулевом состоянии, а RS-триггер 14.3 переходит в единичное состояние (таким образом, на сигнальном выходе устройства появляется сигнал, разрешающий передачу данным устройством информационного пакета в канале множественного доступа).

Электронный коммутатор 9.4 (10.1), схема которого приведена на фиг.6, работает следующим образом.

Первый единичный импульс из состава заголовка пакета, поступивший на информационный вход блока анализа адреса 10, вызывает появление на выходе формирователя импульса 13 сигнала с уровнем логической единицы, который переводит первый и третий RS-триггеры 1 и 7 в режим хранения логической единицы. В результате последовательность тактовых импульсов через открытые первый 2 и четвертый 8 элементы И поступает на счетные входы первого 3 и второго 9 двоичных счетчиков. Первый счетчик 3 отсчитывает количество символов заголовка, предшествующих символам адреса, после чего сигналом с уровнем логической единицы переводит первый триггер 1 в нулевое состояние (при этом поступление тактовых импульсов на вход С первого счетчика 3 прекращается), тогда как второй 5 и четвертый 11 триггеры переводятся в единичное состояние (сам первый двоичный счетчик 3 также переходит в нулевое состояние). Одновременно на информационный выход электронного коммутатора 10.1 поступает последовательность символов заголовка пакета, начиная с первого из символов адреса. Второй двоичный счетчик 9, закончив отсчет количества символов заголовка пакета (предшествующих символам адреса) и количества символов собственно адреса, выдает сигнал с уровнем логической единицы на входы R второго 5, третьего 7 и четвертого 11 триггеров и переводит их в нулевое состояние, а также сам переходит в режим хранения логического нуля. При этом поступление информации и тактовых импульсов на выходы электронного коммутатора прекращается.

Генератор случайных чисел 1, функциональная схема которого приведена на фиг.7, работает следующим образом.

На D-входах каждого из триггеров 1.2₁ -1.2_p имеют место случайно изменяющиеся во времени выходные напряжения независимых генераторов шума 1.1₁ -1.1_р. Если в момент появления импульса на счетном входе С i-го триггера 1.2_i, , выходное напряжение i-го генератора шума 1.1_i ниже порога срабатывания триггера, то на выходе триггера будет иметь место уровень логического нуля (в противном случае - уровень логической единицы). Случайная кодовая комбинация с выходов триггеров 1.2₁-1.2_р поступает на выход генератора случайных чисел 1.