ранжирующий процессор с адресной идентификацией набора входных аналоговых сигналов

Формула изобретения

Ранжирующий процессор с адресной идентификацией набора входных аналоговых сигналов, содержащий 0,5n(n-1) коммутационных реляторов сгруппированных в n-1 вертикальных групп, n входов n проводной входной шины ранжирующего процессора, на которые подается набор аналоговых сигналов x₁,... , x_n, n выходов n проводной выходной шины ранжирующего процессора, каждый релятор состоит из компаратора, выход которого соединен с управляющими входами первого, второго замыкающих и первого, второго размыкающих ключей, входные выводы первых замыкающего и размыкающего ключей соединены и образуют первый переключательный вход релятора, входные выводы вторых замыкающего и размыкающего ключей соединены и образуют второй переключательный вход релятора, выходные выводы первого замыкающего, второго размыкающего ключей соединены и образуют первый переключательный выход релятора, выходные выводы второго замыкающего и первого размыкающего ключей соединены и образуют второй переключательный выход релятора, а входные и выходной выводы компаратора образуют соответственно первый, второй входные компараторные входы и компараторный выход релятора, первая, вторая,... , (n-2)-я, (n-1)-я группы реляторов ранжирующего процессора содержат соответственно один, два,... n-2 и n-1 реляторов, первый и второй входы входной шины соединены соответственно с первым и вторым переключательными входами первого релятора первой группы, отличающийся тем, что в каждом реляторе первый и второй компараторные входы соединены соответственно с его вторым и первым переключательными входами, первый и второй переключательные выходы релятора первой группы соединены соответственно с первым переключательным входом первого релятора второй группы и с первым переключательным входом второго релятора второй группы, в каждой i-й (i=2,3,... ,n-2) группе первый переключательный выход j-го по вертикали релятора соединен с первым переключательным входом последующего по горизонтали j-го по вертикали релятора (i+1)-й группы, второй переключательный выход j-го по вертикали релятора i-й группы при (i=2,3,... ,n-1), при j <i-1 соединен со вторым переключательным входом (j+1)-гo по вертикали релятора этой же группы, второй переключательный выход j=i по вертикали релятора i-й группы соединен с первым переключательным входом (j+1)-гo по вертикали релятора i+1 группы при (i=2,3,... ,n-2), первый и второй переключательные выходы (n-1)-гo релятора (n-1) группы и первые переключательные выходы (n-2)-го, (n-3)-го,... , второго и первого реляторов этой же группы соединены соответственно с n-й, (n-1)-й,... , вторым и первым выходами выходной шины ранжирующего процессора, в каждой i-й группе реляторов (i=2,3,... ,n-1) вторые переключательные входы первых реляторов (j=1) соединены соответственно с третьим, четвертым,... , (n-1), n-м входами входной шины, при этом информация об адресной идентификации представлена логическими уровнями сигналов I_ij {0,1} на компараторных выходах всех реляторов, образующих параллельный код.

Описание изобретения к патенту

Изобретение относится к реляторной вычислительной и коммутационной технике и может быть использовано в аналоговых вычислительных машинах и коммутационных процессорах.

Известны реляторные устройства для ранжирования аналоговых сигналов с адресной идентификацией входов, на которые воздействуют входные аналоговые сигналы (см., например, а.с. СССР 1387021, кл. G 06 G 7/06, фиг.1). Указанные устройства имеют ограниченные функциональные возможности, так как предназначены для воспроизведения операций ранжирования только для трех входных сигналов и имеют избыточное число ключей в реляторах.

Известны также реляторные ранжирующие процессоры с произвольным числом n входных аналоговых сигналов x₁, x₂ ,... , x_n, воспроизводящие операции ранжирования (а.с. 1621054, фиг.3). Недостатком данных ранжирующих процессоров являются ограниченные функциональные возможности из-за отсутствия адресной идентификации.

Наиболее близкими к предлагаемому схемному решению по совокупности существенных признаков и назначению являются ранжирующие процессоры, содержащие 0,5n(n-1) реляторных амплитудных селекторов, которые воспроизводят операции ранжирования заданного числа n входных аналоговых x₁,... , x_k,... , x_n (х⁽¹⁾,... , ... x⁽ⁿ⁾), где r_k - ранг k-го входного сигнала k - адрес (порядковый номер) входного сигнала k {1,2,... ,n}, r_k={1,2,... ,n} (а.с. СССР 1365099, кл. G 06 G 7/12, фиг.1а, б, фиг.2, прототип) и содержащие 0,5n(n-1) коммутационных реляторов, сгруппированных в n-1 вертикальных групп, n входов n проводной входной шины ранжирующего процессора, на которые подается набор аналоговых сигналов x₁,... , x_n, n выходов n проводной выходной шины ранжирующего процессора, каждый релятор состоит из компаратора, выход которого соединен с управляющими входами первого, второго замыкающих и первого, второго размыкающих ключей, входные выводы первых замыкающего и размыкающего ключей соединены и образуют первый переключательный вход релятора, входные выводы вторых замыкающего и размыкающего ключей соединены и образуют второй переключательный вход релятора, выходные выводы первого замыкающего, второго размыкающего ключей соединены и образуют первый переключательный выход релятора, выходные выводы второго замыкающего и первого размыкающего ключей соединены и образуют второй переключательный выход релятора, а входные и выходной выводы компаратора образуют соответственно первый, второй входные компараторные входы и компараторный выход релятора, первая, вторая,... ,(n-2)-я, (n-1)-я группы реляторов ранжирующего процессора содержат соответственно один, два,... n-2 и n-1 реляторов, первый и второй входы входной шины соединены соответственно с первым и вторым переключательными входами первого релятора первой группы.

Прототип обладает ограниченными функциональными возможностями из-за невозможности воспроизведения операций адресной идентификации входных сигналов

Проведенный анализ уровня техники и выявление источников, содержащих сведения об аналогах, позволили установить, что заявитель не обнаружил аналогов с признаками, тождественными всем существенным признакам заявляемого изобретения.

Технический результат заключается в расширении функциональных возможностей за счет введения адресной идентификации заданного набора входных аналоговых сигналов x₁, x₂,... , x_k,... , x_n в ранжирующем процессоре.

Поставленная задача решена заявляемым изобретением. Технический результат расширения функциональных возможностей достигается тем, что предлагается ранжирующий процессор с адресной идентификацией набора входных аналоговых сигналов, содержащий 0,5n(n-1) коммутационных реляторов, сгруппированных в n-1 вертикальных групп, n входов n проводной входной шины ранжирующего процессора, на которые подается набор аналоговых сигналов х₁,... , x_n, n выходов n проводной выходной шины ранжирующего процессора, каждый релятор состоит из компаратора, выход которого соединен с управляющими входами первого, второго замыкающих и первого, второго размыкающих ключей, входные выводы первых замыкающего и размыкающего ключей соединены и образуют первый переключательный вход релятора, входные выводы вторых замыкающего и размыкающего ключей соединены и образуют второй переключательный вход релятора, выходные выводы первого замыкающего, второго размыкающего ключей соединены и образуют первый переключательный выход релятора, выходные выводы второго замыкающего и первого размыкающего ключей соединены и образуют второй переключательный выход релятора, а входные и выходной выводы компаратора образуют соответственно первый, второй входные компараторные входы и компараторный выход релятора, первая, вторая,... , (n-2)-я, (n-1)-я группы реляторов ранжирующего процессора содержат соответственно один, два,... n-2 и n-1 реляторов, первый и второй входы входной шины соединены соответственно с первым и вторым переключательными входами первого релятора первой группы. В отличии от прототипа в каждом реляторе первый и второй компараторные входы соединены соответственно с его вторым и первым переключательными входами, первый и второй переключательные выходы релятора первой группы соединены соответственно с первым переключательным входом первого релятора второй группы и с первым переключательным входом второго релятора второй группы, в каждой i-й (i=2,3,... ,n-2) группе первый переключательный выход j-го по вертикали релятора соединен с первым переключательным входом последующего по горизонтали j-го по вертикали релятора (i+1)-й группы, второй переключательный выход j-го по вертикали релятора i-й группы при (i=2,3,... ,n-1) j i-1 соединен со вторым переключательным входом (j+1)-го по вертикали релятора этой же группы, второй переключательный выход j=i по вертикали релятора 1-й группы соединен с первым переключательным входом (j+1)-го по вертикали релятора i+1 группы при (i=2,3,... ,n-2), первый и второй переключательные выходы (n-1)-го релятора (n-1) группы и первые переключательные выходы (n-2)-го, (n-3)-го,... , второго и первого реляторов этой же группы соединены соответственно с n-й, (n-1)-й,... , вторым и первым выходами выходной шины ранжирующего процессора, в каждой i-й группе реляторов (i=2,3,... ,n-1) вторые переключательные входы первых реляторов (j=1) соединены соответственно с третьим, четвертым,... , (n-1), n-м входами входной шины x _k(k=3,4,... ,n), при этом информация об адресной идентификации представлена логическими уровнями сигналов I_ij {0,1} на компараторных выходах всех реляторов, образующих параллельный код.

На фиг.1 представлена схема коммутационных реляторов, на которых построены ранжирующие процессоры, изображенные на фиг.2, 3.

На фиг.2 представлена схема ранжирующего процессора при n=3.

На фиг.3 представлена схема ранжирующего процессора с адресной идентификацией при n=4.

В схемах ранжирующих процессоров используются коммутационные реляторы, схема которых изображена на фиг.1.

Каждый релятор содержит первый S ₁ - 1 и второй S₂ - 2 замыкающие и первый и второй размыкающие аналоговые ключи. Входные выводы первых замыкающего и размыкающего ключей соединены и образуют первый переключательный вход релятора 5, выходные выводы вторых замыкающего и размыкающего ключей соединены и образуют второй переключательный вход релятора 6. Выходные выводы первого замыкающего, второго размыкающего ключей объединены и образуют первый переключательный выход релятора 7, выходные выводы второго замыкающего, первого размыкающего ключей объединены и образуют второй переключательный выход релятора 8. Выход 12 компаратора С является компараторным выходом релятора, а входные выводы компаратора являются первым 10 (неинвертирующим) и вторым 11 (инвертирующим) компараторными входами релятора. Состояние ключей (замкнут, разомкнут) задается полярностью напряжений x_ij=x_m1-x_m2, подаваемых на неинвертирующий 10 и инвертирующий 11 компараторные входы реляторов, где x _m1 и x_m2 есть напряжения соответственно на первом и втором входах компаратора С-9 релятора. При x_m1>x _m2 ключи релятора находятся в положениях, указанных на фиг.1. При x_m1<x_m2 имеем обратную картину (замыкающие ключи разомкнуты, размыкающие - замкнуты).

На фиг.2 представлена схема ранжирующего процессора при n=3.

В схемах ранжирующих процессоров используются коммутационные реляторы (фиг.1), работающие в режиме минимаксного амплитудного селектора. Для этого первые и вторые компараторные входы всех реляторов соединены соответственно со вторым и первым переключательными входами реляторов, как это показано на фиг.2 и 3.

Ранжирующий процессор с адресной идентификацией набора входных аналоговых сигналов (фиг.2) содержит 3 входа 13, 14, 15 3-х проводной входной шины 16 ранжирующего процессора, на которые подается набор аналоговых сигналов х₁, х₂, х₃ соответственно, 3 выхода 17, 18, 19 3-х проводной выходной шины 20 ранжирующего процессора с выходными сигналами х⁽¹⁾, х⁽²⁾ , х⁽³⁾ три коммутационных релятора 21 RL_ij , сгруппированных в 2 вертикальные группы (i=1, 2) 22, 23 соответственно с компараторными выходами I_ij. Здесь i - номер вертикальной группы, j - номер релятора по вертикали в вертикальной группе.

В каждом реляторе первый 10 и второй 11 компараторные входы соединены соответственно с его вторым 6 и первым 5 переключательными входами, соединенными соответственно с первым 13 и вторым 12 входами входной шины 16, первый 7 и второй 8 переключательные выходы релятора первой группы соединены соответственно с первым 5 переключательным входом первого релятора второй группы и с первым 5 переключательным входом второго релятора второй группы, второй переключательный выход 1-го по вертикали релятора 21 RL ₂₁ 2-й группы соединен со вторым переключательным входом 2-го по вертикали релятора этой же группы 21 RL₂₂ , первый и второй переключательные выходы релятора 21 RL ₂₂ и первый переключательный выход релятора 21 RL ₂₁ этой же группы соединены соответственно с 3-м 19, вторым 18 и первым 17 выходами выходной шины ранжирующего процессора, второй переключательный вход первого релятора второй группы 21 RL₂₁ соединен с третьим 15 входом входной шины, при этом информация об адресной идентификации представлена логическими уровнями сигналов I_ij {0,1} на компараторных выходах всех реляторов I _ij, образующих параллельный код.

На фиг.3 изображена схема ранжирующего процессора с адресной идентификацией при n=4.

Ранжирующий процессор с адресной идентификацией набора входных аналоговых сигналов содержит 4 входа 24, 25, 26, 27 4-х проводной входной шины 28 ранжирующего процессора, на которые подается набор аналоговых сигналов x₁, x₂ , x₃, x₄ соответственно, 4 выхода 29, 30, 31, 32 4-х проводной выходной шины 33 ранжирующего процессора. Все 0,5n(n-1) реляторов RL с компараторными выходами I_ij ранжирующего процессора сгруппированы в n-1 вертикальных групп 1, 2,... , n-1 (при n=4 - это 1-33, 2-34 и 3-35 группы, как это показано на фиг.3). Двойная индексация ij реляторов RL в схеме ранжирующего процессора образуют прямоугольную матрицу, в которой горизонтальные строки i при j=1 являются порядковым номером (слева направо) горизонтальных групп (i=1,2,... ,n-1), a j являются порядковым номером по вертикали (сверху вниз) реляторов внутри каждой вертикальной группы (j=1,2,... ,n-1), т.е. при n=4 первая, вторая и третья группы содержат соответственно один, два и три релятора, такое же число реляторов содержится по горизонтали.

В каждом реляторе первый 10 и второй 11 компараторные входы соединены соответственно с его вторым 6 и первым 5 переключательными входами, первый 7 и второй 8 переключательные выходы релятора первой группы 21 RL₁₁ соединены соответственно с первым 5 переключательным входом первого релятора второй группы 21 RL ₂₁ и с первым переключательным входом 5 второго релятора второй группы 21 RL₂₂, в каждой i-й (i=2,3,... ,n-2) группе первый переключательный выход 7j-го по вертикали релятора 21 RL_ij соединен с первым переключательным входом 5 последующего по горизонтали j-го по вертикали релятора (i+1)-й группы 21 RL_(i+i)j, второй переключательный выход 8j-го по вертикали релятора i-й группы 21 RL_ij при (i=2,3,... ,n-1) j i-1 соединен со вторым переключательным входом 6 (j+1)-го по вертикали релятора этой же группы 21 RL_i(j+1), второй переключательный выход j=i по вертикали релятора i-й группы соединен с первым переключательным входом (j+1)-го по вертикали релятора i+1 группы при (i=2,3,... ,n-2), первый и второй переключательные выходы (n-1)-го релятора (n-1) группы и первые переключательные выходы (n-2)-го, (n-3)-го,... , второго и первого реляторов этой же группы соединены соответственно с n-й, (n-1)-й,... , вторым и первым выходами выходной шины ранжирующего процессора, в каждой i-й группе реляторов (i=2,3,... ,n-1) вторые переключательные входы первых реляторов (j=1) соединены соответственно с третьим, четвертым,... , (n-1), n-м входами входной шины 28 x_k (k=3,4,... ,n), при этом информация об адресной идентификации представлена логическими уровнями сигналов I_ij {0,1}на компараторных выходах всех реляторов I _ij, образующих параллельный код.

Устройство работает следующим образом.

При x_m1<x_m2 (напряжение x_m1 на инвертирующим компараторном входе релятора меньше напряжения x_m2 на его неинвертирующем входе) ключи S₁, S₂, и находятся соответственно в замкнутом и разомкнутом состоянии, как это показано на фиг.1. При этом при любой ситуации независимо от ранговых отношений х_k1<x_k2<... <x_k1<... <x_kn входных аналоговых сигналов x_k1, x_k2,... , x_kn ранговый процессор (фиг.3) воспроизводит операции ранжирования в порядке возрастания выходных сигналов (x₁,x ₂,... ,x_k,... ,x_n) (x⁽¹⁾,x⁽²⁾,... , (x⁽ⁿ⁾) c адресной k идентификацией номера входа, на который воздействует k-входной сигнал где k₁ {1,2,... ,n}, k (1,2,... ,n), r_k - ранг k-входного сигнала (порядковый номер ранговой переменной в упорядоченной последовательности х⁽¹⁾, x⁽²⁾ ,... , х⁽ⁿ⁾, полученной ранжированием входных переменных в порядке их возрастания).

Адресная идентификация осуществляется по логическим уровням сигналов I_ij {0,1} на компараторных выходах всех реляторов, совокупность которых образует параллельный код I₁₁ I₂₁ I₂₂· ... · (I_(n-1)1 I_(n-1)2... I_(n-1)(n-1) .

Для n сигналов x₁,... , x_n число различных ранговых ситуаций N=n!=1· 2· ... · (n-1)· n. В частности, при n=3 в таблицу сведены все N=6 ранговые ситуации х_k1<x_k2<х_k3 , в которых x⁽¹⁾=min(x₁,x₂ ,x₃), x⁽²⁾=med(x₁,x₂ ,x₃), x⁽¹⁾=max(x₁,x₂ ,x₃) есть соответственно первая (минимальная), вторая (медианная) и третья (максимальная) ранговые переменные входных сигналов x₁, x₂, x₃.

Схема ранжирующего процессора при n=3 изображена на фиг.2. Схема коммутационного релятора (фиг.1) при соединении его первого и второго компараторных входов соответственно со вторым и первым его переключательными входами является элементарным ранжирующим процессором при n=2.

N	ранговая	(x 1, x2, x3) (xk1, xk2, x k3)				код
п/п	ситуация		x(1)	x(2)	x (3)	I11I 21I21
1	x1<x 2<x3	(x 1,x2,x3) (x1,x2,x 3)	x1	x2	x 3	111
2	x1<x 3<x2	(x 1,x2,x3) (x1,x3,x 2)	x1	x3	x 2	110
3	x2<x 1<x3	(x 1,x2,x3) (x2,x1,x 3)	x2	x1	x 3	011
4	x2<x 3<x1	(x 1,x2,x3) (x2,x3,x 1)	x2	x3	x 1	010
5	x3<x 1<x2	(x 1,x2,x3) (x3,x1,x 2)	x3	x1	x 2	100
6	x3<x 2<x1	(x 1,x2,x3) (x3,x2,x 1)	x3	x2	x 1	000

На самом деле адресная идентификация и ранговые ситуации входных сигналов однозначно идентифицируются параллельным кодом, снимаемым с компараторных выходов ранжирующих процессоров. В частности, согласно приведенной таблицы первая (ситуация 111 при n=3) и последняя (ситуация 000 при n=3) ситуации связаны между собой через операцию покомпонентной инверсии входных сигналов (x₁,x₂,... ,x_n) (x_n,... ,x₂,x₁). При этом логические уровни "1" и "0" в кодовых комбинациях одновременно идентифицируют состояния замыкающих ключей S₁ и S ₂ в соответствующих реляторах RL_ij: "1" - соответствующие замыкающие ключи замкнуты (прямое прохождение входных сигналов x_m1 и x_m2 через ключи S₁ и S₂ реляторов), "0" - замыкающие ключи S₁ и S₂ разомкнуты, размыкающие ключи и замкнуты (перекрестное прохождение сигналов x_m1 и x_m2 через реляторы).

Устройство прошло лабораторные испытания. Опытные данные показывают достижение цели.

Таким образом, предлагаемое устройство имеет более широкие функциональные возможности по сравнению с прототипом и может выпускаться промышленностью как на дискретных элементах, так и в виде микросхемы.