способ обработки данных

Формула изобретения

Способ обработки данных, заключающийся во введении сигналов данных в параллельном двоичном коде, команды задания операции и управляющих сигналов, а запомненные сигналы результатов обработки данных выводятся с одновременным преобразованием в параллельный двоичный код, отличающийся тем, что сигналы каждых двух разрядов кода введенных данных преобразуют в код “1 из 4”, выполняют вычисления в коде “1 из 4” в соответствии с командами задания операции, запоминают сигналы результатов в коде “1 из 4” на элементах хранения, вводят запомненные сигналы в устройство контроля кода “1 из 4” и при несовпадении с кодом “1 из 4” выдают сигнал ошибки и блокируют выдачу результата.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано для построения вычислительных систем с повышенной достоверностью получения результатов.

Известен способ обработки данных (патент RU №2138075, МКИ 6 G 06 F 11/00, заявлено 06.02.95, опубл. 20.09.99), включающий следующие операции: подают в ядро процессора программные команды, подают тактовый сигнал системы в ядро процессора, подают тактовый сигнал проверки в ядро процессора и выбирают между тактовым сигналом системы, управляющим работой ядра процессора, и тактовым сигналом проверки, выбирают тактовый сигнал системы в течение нормального режима работы и выбирают тактовый сигнал проверки при загрузке программных команд во время режима проверки, при этом один или более бит выбора тактового сигнала внутри программной команды выполняют в течение режима проверки, либо тактового сигнала системы для управления ядром процессора при выполнении этой программной команды.

Недостатки данного способа заключаются в том, что режим нормального функционирования и режим проверки правильности работы выполняются в различные моменты времени, что, в свою очередь, не дает возможности повысить достоверность выдаваемых результатов.

Причины, препятствующие достижению требуемого технического результата, заключаются в отсутствии возможности проверки правильности полученного результата выполнения операции.

Известно устройство для регистрации сигналов неисправностей (патент RU №2010313, МКИ 6 G 06 F 11/00, заявлено 06.08.90, опубл. 30.03.94), содержащее блок асинхронного ввода, блок памяти, дешифратор, триггеры, элементы И, ИЛИ, НЕ, и реализующий способ повышения достоверности выдаваемых результатов, основанный на регистрации сбоев параллельных каналов.

Недостатком известного способа повышения достоверности и реализующего его устройства является многократное резервирование, что приводит к многократному росту аппаратурных затрат и отсутствие собственно процедуры проверки правильности данных в каждом канале обработки.

Причины, препятствующие достижению требуемого технического результата, заключаются в отсутствии возможности проверки правильности полученного результата выполнения операции.

Известен способ обеспечения отказоустойчивости вычислительных систем (патент RU №2047899, МКИ 6 G 06 F 11/18, заявлено 21.06.91, опубл. 10.11.95), основанный на использовании сигналов от детекторов сбоев, входящих в состав каждого из резервированных каналов, для блокировки неисправных каналов обработки.

Недостатком известного способа является требование многократного резервирования, что приводит к значительному росту аппаратурных затрат. При этом отсутствует собственно процедура проверки правильности данных в каждом канале обработки.

Причины, препятствующие достижению требуемого технического результата, заключаются в отсутствии возможности проверки правильности полученного результата выполнения операции.

Известна микропроцессорная система (патент RU №2000603, МКИ 6 G 06 F 11/16, заявлено 27.06.91, опубл. 07.09.93), реализующая способ повышения помехозащищенности на основе использования дублированных микропроцессорных каналов обработки и дополнительной аппаратуры сравнения результатов обработки данных.

Недостатком известного способа является требование дублирования обработки данных, что приводит к значительному росту аппаратурных затрат. При этом отсутствует собственно процедура проверки правильности данных в каждом канале обработки.

Причины, препятствующие достижению требуемого технического результата, заключаются в отсутствии возможности проверки правильности полученного результата выполнения операции в каждом канале.

Известен способ цифровой обработки сигналов, наиболее близкий к заявляемому (патент RU №21633391, МКИ 7 G 06 F 7/38, заявлено 29.03.2000, опубл. 20.02.2001), заключающийся во введении сигналов данных в параллельном дополнительном двоичном коде, команды задания операции и управляющих сигналов, запоминании сигналов данных в количестве, необходимом для одновременного выполнения n групп арифметических операций, формировании кодов настройки и коммутации сигналов данных и результатов обработки в соответствии с командой операции, считывании запомненных сигналов данных, распределении запомненных сигналов на n групп, коммутации результатов обработки, выводе результатов обработки, причем после считывания запомненные сигналы данных преобразуют из параллельного дополнительного кода в последовательный знакоразрядный код, распределяют запомненные сигналы на n групп, посредством коммутации, выполняют поразрядные вычисления в избыточной системе счисления в соответствии с кодом операции, а полученные результаты коммутируют и запоминают в знакоразрядных кодах, запомненные результаты выводят с одновременным преобразованием в параллельный дополнительный двоичный код.

Признаки известного способа, совпадающие с признаками заявляемого решения заключаются в том, что вводят сигналы данных в параллельном дополнительном двоичном коде, команды задания операции и управляющие сигналы, а запомненные результаты обработки выводят с одновременным преобразованием в параллельный дополнительный двоичный код.

Известный способ позволяет проводить обработку данных в знакоразрядных кодах.

Причины, препятствующие достижению требуемого технического результата, заключаются в отсутствии возможности проверки правильности полученного результата выполнения операции.

Задачей, на решение которой направлено предлагаемое решение, является построение вычислительных систем с повышенной достоверностью получения результатов и равномерного распределения энергии внутри отдельных узлов в процессе работы, что особенно важно при реализации аппаратуры системы в виде СБИС.

Технический результат, достигаемый при осуществлении изобретения, заключается в повышении достоверности получения результатов с возможностью поразрядного контроля и равномерного распределения энергии по разрядам в процессе работы, что особенно важно при реализации аппаратуры системы в виде СБИС. Возможность проведения контроля результата основана на том, что получаемый код содержит в себе признаки возможных ошибок, обеспечивается возможность поразрядного выявления ошибок результата операции без использования помехозащищенного кодирования.

Заявляемый технический результат достигается тем, что в способе обработки данных, заключающемся во введении сигналов данных в параллельном двоичном коде, команды задания операции и управляющих сигналов, а запомненные сигналы результатов обработки данных выводятся с одновременным преобразованием в параллельный двоичный код, сигналы каждых двух разрядов кода введенных данных преобразуют в код “1 из 4”, выполняют вычисления в коде “1 из 4” в соответствии с кодом операции, запоминают сигналы результатов в коде “1 из 4” на элементах хранения, вводят запомненные сигналы в устройство контроля кода “1 из 4” и при несовпадении с кодом “1 из 4” выдают сигнал ошибки и блокируют выдачу результата обработки.

Возможность проведения контроля результата основана на том, что четверичный код “1 из 4” имеет в составе всегда только одну единицу (все возможные комбинации этого кода следующие: 0001=0; 0010=1; 0100=2 и 1000=3), и, таким образом, из общего числа возможных ошибочных комбинаций для 4-разрядного слова, равного 15, количество неопознанных ошибок составит только 3. Таким образом, заявляемый способ обеспечивает распознавание 80% ошибок.

Кроме того, распределение энергии при передаче, хранении и модификации данных в коде “1 из 4” всегда одинаково по всем разрядам кода данных, т.к. структурно каждый четверичный разряд содержит строго один высокий и три низких потенциала. Это свойство особенно важно при создании устройств и систем на кристаллах СБИС.

На чертеже показана работа устройства, обеспечивающего реализацию способа обработки данных с повышенной достоверностью результата выполнения операции, где 1 и 2 - соответственно первая и вторая группы двухвходовых дешифраторов, 3 - операционный блок, 4 ₀ - 4_n/2 - узлы контроля кода “1 из 4”, 5 - коммутатор, 6 - группа шифраторов.

Сигналы операндов х и у по два двоичных разряда поступают на входы соответствующих преобразователей в код “1 из 4” групп 1 и 2, которые реализуются на стандартных двухвходовых дешифраторах. С выходов преобразователей сигналы четверичных разрядов в коде “1 из 4” поразрядно поступают на входы данных операционного блока 3. Количество разрядов в операционном блоке, очевидно, в два раза меньше, чем количество двоичных разрядов в операндах входных данных (в случае, если количество двоичных разрядов n нечетно, старший разряд дополняется нулем). В соответствии с кодом операции КОП и сигналами управления Упр в операционном блоке осуществляется поразрядная (с учетом переносов) модификация данных в коде “1 из 4”. В качестве операционного блока 3 может быть использован микропроцессор и, в частном случае, может использоваться сумматор кодов “1 из N” (патент RU №21297330, МКИ 7 G 06 F 7/50, заявлено 29.10.97, опубл. 27.04.99).

Сигналы результата операции поразрядно в коде “1 из 4” S ₃S₂S₁S₀ вводятся в соответствующие узлы 4 контроля кода “1 из 4”. Конструкция узлов контроля кода “1 из 4” известна (см. “Устройство для контроля кода “1 из n” патенты SU 1195451, МКИ 6 Н 03 М 7/22; SU 1683178, МКИ 6 Н 03 М 7/22). При несоответствии поступивших сигналов результатов коду “1 из 4” в каком-либо разряде выдается сигнал ошибки Ош. Сигналы Ош в коммутаторе 5 объединяются по ИЛИ и, в случае появления хотя бы одного активного сигнала Ош на выходе узла 4 контроля кода “1 из 4”, выдача сигналов кода результата операции блокируется в коммутаторе 5 и выдается сигнал ошибки. Если выходные сигналы Ош всех узлов контроля кода “1 из 4” пассивны, то сигналы результата операции S₃S₂S₁S₀ выдаются поразрядно в коде “1 из 4” в соответствующие преобразователи группы 6. Преобразователи из кода “1 из 4” в двоичный код реализуются на стандартных четырехвходовых шифраторах. С выходов преобразователей кода группы 6 сигналы результата операции в двоичном коде Z _n-1... Z₀ выводятся на выход устройства.

Таким образом, предложенный способ обеспечивает повышение достоверности обработки данных за счет поразрядного контроля непосредственно результата выполнения операции. При этом обеспечивается обнаружение 80% ошибок.

Применение предложенного способа в вычислительных системах обеспечивает повышение достоверности результатов.