устройство для контроля позиционных сумматоров по модулю

Формула изобретения

Устройство для контроля позиционных сумматоров по модулю, содержащее схему сравнения, выход которой является выходом устройства, отличающееся тем, что в него введены три группы управляемых фазовращателей, генератор гармонического сигнала и фазовый детектор, причем выход генератора гармонического сигнала соединен с первым входом первого управляемого фазовращателя первой группы управляемых фазовращателей и первым входом первого управляемого фазовращателя третьей группы управляемых фазовращателей, при этом в каждой группе управляемых фазовращателей выход r-го управляемого фазовращателя соединен с первым входом (r+1)-го управляемого фазовращателя выход N-го управляемого фазовращателя первой группы управляемых фазовращателей соединен с первым входом первого управляемого фазовращателя второй группы управляемых фазовращателей, при этом выход N-го управляемого фазовращателя второй группы управляемых фазовращателей соединен с первым входом фазового детектора, выход N-го управляемого фазовращателя третьей группы управляемых фазовращателей - со вторым входом фазового детектора, выход которого соединен с первым входом схемы сравнения, а ко второму входу схемы сравнения подключено эталонное напряжение, причем i-e разряды первого и второго операндов сложения соединены соответственно со вторыми входами i-х управляемых фазовращателей первой и второй группы управляемых фазовращателей, а i-й разряд результата арифметической операции сложения, выполненное в позиционном сумматоре, соединен со вторым входом i-го управляемого фазовращателя третьей группы управляемых фазовращателей.

Описание изобретения к патенту

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных структурах для контроля достоверности выполнения арифметических операций.

Известно устройство (аналог) (а.с. СССР №1242961, МКИ G 06 F 11/10, БИ №25, 1986 г.), содержащее дешифратор, счетчик, группы сумматоров по модулю 2, группу триггеров, группу элементов ИЛИ, триггеры, регистры сдвига, генератор тактовых импульсов. Недостаток устройства - низкое быстродействие контроля достоверности выполнения арифметических операций в сумматорах.

Известно также устройство (аналог) (а.с. СССР №1310826, МКИ G 06 F 11/10, БИ №18, 1987 г.), содержащее блоки свертки по модулю три, вычитатель, сдвигатели, сумматор по модулю три, сумматоры по модулю два, позиционный сумматор и коммутаторы, мультиплексоры, элемент И. Недостаток устройства - низкое быстродействие контроля достоверности выполнения арифметических операций в сумматорах.

Наиболее близким по технической сущности (прототипом к предлагаемому изобретению) является устройство [1, с. 292], содержащее сумматор остатков, схемы вычисления остатков, схему сравнения.

Недостаток прототипа - низкое быстродействие, так как для реализации контроля по модулю в нем требуется время 2 _лэ] log₂N [, ограниченное временем переключения логических элементов _лэ, где ] • [ - символ округления в большую сторону до ближайшего целого; N - разрядность двоичного позиционного кода.

Задача, на решение которой направлено заявляемое устройство, состоит в повышении производительности перспективных образцов вычислительной техники.

Технический результат выражается в повышении быстродействия выполнения контроля арифметических операций.

Технический результат достигается тем, что в устройство, содержащее схему сравнения, выход которой является выходом устройства, введены три группы управляемых фазовращателей, генератор гармонического сигнала и фазовый детектор, причем выход генератора гармонического сигнала соединен с первым входом первого управляемого фазовращателя первой группы управляемых фазовращателей и первым входом первого управляемого фазовращателя третьей группы управляемых фазовращателей, при этом в каждой группе управляемых фазовращателей выход r-го управляемого фазовращателя соединен с первым входом (r+1)-го управляемого фазовращателя выход N-го управляемого фазовращателя первой группы управляемых фазовращателей соединен с первым входом первого управляемого фазовращателя второй группы управляемых фазовращателей, при этом выход N-го управляемого фазовращателя второй группы управляемых фазовращателей соединен с первым входом фазового детектора, выход N-го управляемого фазовращателя третьей группы управляемых фазовращателей - со вторым входом фазового детектора, выход которого соединен с первым входом схемы сравнения, а ко второму входу схемы сравнения подключено эталонное напряжение, причем i-е разряды первого и второго операндов сложения соединены соответственно со вторыми входами i-х управляемых фазовращателей первой и второй группы управляемых фазовращателей, а i-й разряд результата арифметической операции сложения, выполненной в позиционном сумматоре, соединен со вторым входом i-го управляемого фазовращателя третьей группы управляемых фазовращателей.

Сущность изобретения основывается на использовании при реализации операции модульного сложения чисел свойства периодичности гармонической функции.

В заявляемом устройстве используется контроль по модулю, основанный на известных из теории чисел [1, с. 291-292] свойствах вычетов, сущность которого состоит в сравнении вычета результата арифметической операции, выполненной в позиционном коде, с результатом той же арифметической операции по модулю, осуществленной над вычетами операндов. При этом решение о правильном выполнении арифметической операции принимается в том случае, если

где А, В - операнды в позиционном коде; С - результат выполнения арифметической операции в позиционном коде, С=А+В; р - целое положительное число.

В общем случае, получение вычета g числа G осуществляется путем суммирования по модулю вычетов разрядов позиционного кода этого числа [2, с. 198, формула (7.21)]:

где g_i - значение i-го разряда N - разрядного позиционного кода числа G; S - основание позиционной системы счисления (ПСС). Для двоичной ПСС: S=2.

Рассмотрим принципы реализации контроля выполнения операции сложения в позиционном двоичном N-разрядном сумматоре с помощью заявляемого устройства. Устройство контроля позиционных сумматоров по модулю, как показано на фиг.1, включает в свой состав генератор гармонического радиосигнала 4, две параллельные ветви последовательно соединенных управляемых фазовращателей 5₁-5_N, 6₁-6_N и 7₁-7_N, фазовый детектор 8 и схему сравнения 9 с эталонным напряжением U_n. В управляемых фазовращателях этого устройства устанавливаются сдвиги фазы _i(A_i), _i(B_i) и _i(C_i), прямо пропорциональные значениям двоичных разрядов А_i, B_i, позиционных кодов чисел

и

где

Тогда учитывая периодичность гармонической функции, суммарные сдвиги фазы сигналов на выходах управляемых фазовращателей 6_N и 7_N относительно фазы радиосигнала на выходе генератора гармонического сигнала соответственно будут равны

а соответствующие радиосигналы на входах фазового детектора могут быть представлены в следующем виде:

где U - амплитуда радиосигнала, - частота радиосигнала. В случае если в ходе сложения операндов А и В в позиционном сумматоре произойдет сбой, изменивший вычет результата на q(q=((A+B)mod p-(C)mod p)mod p), на выходе фазового детектора установится напряжение, прямо пропорциональное которое после сравнения с эталонным напряжением U_n является основанием для принятия решения об ошибочном выполнении арифметической операции.

Как отмечалось выше, сложение N чисел в прототипе происходит за ]log₂N[ тактов. Число тактов вытекает из формулы (2) при условии, что сумматор остатков реализует двухместную операцию сложения по модулю. Следовательно, время выполнения модульной операции в прототипе составляет

где - суммарное время переключения цифровых логических схем в табличном вычислителе.

Основу узла, выполняющего операцию сложения по модулю р в табличном вычислителе прототипа, составляет матричный дешифратор [3, с.16-17], построенный на двухвходовых элементах И, расположенных в местах пересечений р горизонтальных и р вертикальных входных шин. Выходы элементов И подключены ко входу соответствующих элементов ИЛИ, число которых равно р. Таким образом, сигнал от входа к выходу в табличном вычислителе проходит через 2 логических элемента - И и ИЛИ. Поэтому

где _лэ - время переключения логического элемента (И, ИЛИ).

Как показано в [2, с.173], время _лэ 10^-10 с является практическим пределом для логических элементов на транзисторах, которое достигается только при жидкостном охлаждении до криогенных температур.

Поэтому минимальное время выполнения модульной операции в прототипе на основании (6) и (7) составляет

Т_ПР 2·10^-10.]log₂N[, с.

Время выполнения модульной операции в предлагаемом устройстве (Т_пу) на основании вышеизложенного равно сумме времени задержки гармонического сигнала в N управляемых фазовращателях [N· _ф), и времени интегрирования в интеграторе фазового детектора ( _u)

Необходимые для реализации устройства сложения N чисел по модулю р N последовательно соединенных фазовращателей должны быть управляемыми и могут быть выполнены на основе различных схемных решений. Например, в СВЧ диапазоне [4, с.102] такой фазовращатель наиболее просто реализовать на основе линий задержки (ЛЗ) на время

где - несущая частота гармонического сигнала.

Действительно, если на входе ЛЗ на время t_s (9) действует гармонический сигнал

то на выходе ЛЗ с учетом (9) будет сигнал

Следовательно, подключая линию задержки в соответствии с позиционным кодом операнда s, можно получить значение фазового сдвига в управляемом фазовращателе, прямо пропорциональное величине этого операнда.

Максимальное время задержки в управляемом фазовращателе на ЛЗ, с учетом (9), будет равно

где

f - частота гармонического сигнала, Гц.

Алгоритм работы фазового детектора заключается в перемножении гармонического сигнала, снимаемого с выхода управляемого фазовращателя 6_N, с сигналом, снимаемым с выхода управляемого фазовращателя _N, и интегрировании результата перемножения. Результат перемножения гармонического сигнала с выхода управляемого фазовращателя 6_N с сигналом с выхода управляемого фазовращателя 7_N можно записать в виде:

После интегрирования u_П(t) в интеграторе фазового детектора, получим

Для расчета возьмем значение _u=3Т.

Таким образом, с учетом (8)-(10}:

Т_ПУ=NT+3T=T(N+3)

Уже сейчас на практике реализованы вплоть до 100... 150 ГГц типовые радиотехнические элементы (в том числе и в интегральном исполнении), из которых состоят управляемые фазовращатели и фазовый детектор.

Следовательно, при f=100 ГГц=10¹¹ Гц

Например, при N=10 из (6) и (11) получим

Т_ПР 6·10^-10;

Т_ПУ 1,3·10^-10.

Таким образом, предлагаемое устройство для контроля позиционных сумматоров по модулю позволяет значительно сократить полные временные затраты на выполнение контроля арифметической операции по сравнению с прототипом и может найти применение при проектировании процессоров перспективных ЭВМ.

На фиг.1 представлена структурная схема предлагаемого устройства, где 1₁-1_N - информационные входы устройства (операнд А), 2₁-2_N - информационные входы устройства (операнд В), 3₁-3_N - информационные входы устройства (результат арифметической операции С=А+В), 4 - генератор гармонического сигнала, 5₁-5_N, 6₁-6_N, 7₁-7_N - группы управляемых фазовращателей, 8 - фазовый детектор, 9 - схема сравнения, 10 - выход устройства.

Информационные входы 1₁-1_N соединены со вторыми входами управляемых фазовращателей первой группы управляемых фазовращателей 5₁-5_N, информационные входы 2₁-2_N соединены со вторыми входами управляемых фазовращателей второй группы управляемых фазовращателей 6₁-6_N, а информационные входы 3₁-3_N соединены со вторыми входами управляемых фазовращателей третьей группы управляемых фазовращателей 7₁-7_N, при этом выход генератора гармонического сигнала 4 соединен с первым входом управляемого фазовращателя 5₁ и с первым входом управляемого фазовращателя 7₁, выход управляемого фазовращателя k_i с первым входом управляемого фазовращателя k_(i+1) (k=5, 6, 7) выход управляемого фазовращателя 5_N соединен с первым входом управляемого фазовращателя 6₁, выход управляемого фазовращателя 6_N с первым входом фазового детектора 8, а выход управляемого фазовращателя 7_N соединен со вторым входом фазового детектора, причем выход фазового детектора 8 соединен с первым входом схемы сравнения 9, ко второму входу которого подключено эталонное напряжение U_n, при этом выход схемы сравнения 9 является выходом 10 устройства.

Рассмотрим работу предлагаемого устройства. На N информационных входов 1₁-1_N устройства поступает двоичный позиционный код числа А, разряды которого равны В соответствии со значением i-х разрядов числа A, поступающих на Вх₂ соответствующих управляемых фазовращателей первой группы управляемых фазовращателей 5₁-5_N, в них, путем подключения коммутаторами соответствующей линии задержки, устанавливаются набеги фазы, равные при На N информационных входов 2₁-2_N устройства поступает двоичный позиционный код числа В, разряды которого равны В соответствии со значением i-х разрядов числа В, поступающих на Вх₂ соответствующих управляемых фазовращателей второй группы управляемых фазовращателей 6₁-6_N, в них, путем подключения коммутаторами соответствующей линии задержки, устанавливаются набеги фазы, равные при На N информационных входов 3₁-3_N устройства поступает двоичный позиционный код числа С=А+В, разряды которого равны В соответствии со значением i-х разрядов числа С, поступающих на Вх₂ соответствующих управляемых фазовращателей третьей группы управляемых фазовращателей 7₁-7_N, в них, путем подключения коммутаторами соответствующей линии задержки, устанавливаются набеги фазы, равные при После прохождения гармонического сигнала с выхода генератора гармонического сигнала 4 последовательно через первую и вторую группы управляемых фазовращателей 5₁-5_N и 6₁-6_N, в соответствии с выражением (3), на выходе фазовращателя 6_N суммарный набег фаз этого сигнала будет равен После прохождения гармонического сигнала с выхода генератора гармонического сигнала 4 через третью группу управляемых фазовращателей 7₁-7_N в соответствии с выражением (4) на выходе фазовращателя 7_N суммарный набег фаз этого сигнала будет равен

В фазовом детекторе 8 происходит сравнение фазы сигнала с выхода управляемого фазовращателя 6_N, поступающего на Bx₂ фазового детектора 8, с фазой гармонического сигнала, поступающего с выхода управляемого фазовращателя 7_N на Вx₂ фазового детектора 8. При этом из выражения (13) видно, что максимальное напряжение u_ФД на выходе фазового детектора 8 будет тогда, когда фазы сигналов совпадут. После сравнения напряжения u_ФД в схеме сравнения 9 с эталонным напряжением U_n, результат сравнения поступает на выход 10 устройства.

Пример

Пусть р=5, А=44₁₀=101100₂, В=15₁₀=001111₂ C=59₁₀=111011₂, N=6. Тогда:

(A₁·2⁰)mod5=(0·2⁰)mod5=0,

(A₂·2¹)mod5=(0·2¹)mod5=0,

(A₃·2²)mod5=(1·2²)mod5=4,

(A₄·2³)mod5=(1·2³)mod5=3,

(A₅·2⁴)mod5=(0·2⁴)mod5=0,

(A₆·2⁵)mod5=(1·2⁵)mod5=2.

В управляемых фазовращателях 5₁-5₆ соответствующими коммутаторами подключаются линии задержки на время, которое согласно (9) равно:

(B₁·2⁰)mod5=(1·2⁰)mod5=1,

(B₂·2¹)mod5=(1·2¹)mod5=2,

(B₃·2²)mod5=(1·2²)mod5=4,

(B₄·2³)mod5=(1·2³)mod5=3,

(B₅·2⁴)mod5=(0·2⁴)mod5=0,

(B₆·2⁵)mod5=(0·2⁵)mod5=0.

В управляемых фазовращателях 6₁-6₆ соответствующими коммутаторами подключаются линии задержки на время, равное:

(C₁·2⁰)mod5=(1·2⁰)mod5=1,

(C₂·2¹)mod5=(1·2¹)mod5=2,

(C₃·2²)mod5=(0·2²)mod5=0,

(C₄·2³)mod5=(1·2³)mod5=3,

(C₅·2⁴)mod5=(1·2⁴)mod5=1,

(C₆·2⁵)mod5=(1·2⁵)mod5=2.

В управляемых фазовращателях 7₁-7₆ соответствующими коммутаторами подключаются линии задержки на время, равное:

После прохождения гармонического сигнала с выхода генератора 4 последовательно через первую и вторую группы управляемых фазовращателей 5₁-5₆ и 6₁-6₆ на выходе фазовращателя 6₆ фаза сигнала Ф_A+B в соответствии с (3) будет равна а после прохождения через третью группу фазовращателей 7₁-7₆ в соответствии с (4) фаза сигнала Ф_C будет равна: .

Следует отметить, что величина эталонного напряжения U_n принимается равной

Тогда, поскольку u_ФД>U_n, то на выходе схемы сравнения 9 вырабатывается сигнал о достоверности выполнения арифметической операции сложения в позиционном сумматоре.

Исходя из (13) напряжение u_ФД на выходе фазового детектора 8 при условии равенства фаз Ф_A+B=Ф_C будет максимальным (u_ФД 0,5U² _u), которое сравнивается в схеме сравнения 9 с эталонным U_n и на выход 10 поступает сигнал о том, что сложение в позиционном сумматоре прошло без ошибок.

Пусть в сумматоре произошел сбой, изменивший правильный результат 44+15=59 на Тогда

В управляемых фазовращателях 7₁-7₆ соответствующими коммутаторами подключаются линии задержки на время, равное:

После прохождения гармонического сигнала с выхода генератора 4 через третью группу фазовращателей 7₁-7₆ в соответствии с (3) фаза гармонического сигнала будет равна:

Напряжение u_ФД на выходе фазового детектора 8 согласно (13) будет равно:

Напряжение u_ФД сравнивается в схеме сравнения 9 с эталонным напряжением U_n=0,327U² _u и на выход 10 поступает сигнал о том, что сложение в позиционном сумматоре прошло с ошибкой.

Источники информации

1. Микропроцессоры: в 3 кн. Кн. 2: Средства сопряжения. Контролирующие и информационно-управляющие системы: Учеб. для техн. вузов / В.Д.Вернер, Н.В.Воробьев, А.В.Горячев и др.; Под ред. Л.Н.Преснухина. - Мн.: Выш. шк., 1987. - 303 с.

2. Акаев А.А., Майоров С.А. Оптические методы обработки информации. - М.: Высш. шк., 1988, 237 с.

3. Долгов А.И. Диагностика устройств, функционирующих в системе остаточных классов. - М.: Радио и связь, 1982, 64 с.

4. Радиоприемные устройства: Учеб. пособие для радиотехнич. спец. вызов / Ю.Т.Давыдов, Ю.С.Данилич. - М.: Высш. шк., 1989, 342 с.