триггерное устройство

Формула изобретения

Триггерное устройство, содержащее два D-триггера, выполненных по КМОП-технологии, тактовые входы которых объединены, первый коммутатор, выход которого через первый резистор соединен с первым выводом второго резистора, а управляющий вход соединен с управляющим входом второго коммутатора, выход которого через третий резистор соединен с информационным входом второго D-триггера и второй обкладкой конденсатора, первый элемент И-НЕ, выход которого соединен с первой выходной шиной, элемент Исключающее ИЛИ, выход которого соединен со второй выходной шиной, и шину счетных сигналов, отличающееся тем, что введены входная шина, третий коммутатор, второй элемент И-НЕ, три элемента НЕ, четыре элемента ИЛИ-НЕ и два диода, анод первого из которых подключен к выходу первого коммутатора, катод - к информационному входу первого D-триггера и точке соединения первого и второго резисторов, первый вход элемента Исключающее ИЛИ соединен через первый элемент НЕ с первым входом первого элемента ИЛИ-НЕ и непосредственно с первым входом второго элемента ИЛИ-НЕ, управляющим входом третьего коммутатора и входной шиной устройства, шина счетных сигналов которого через второй элемент НЕ соединена с первыми входами элементов И-НЕ, выход второго из которых соединен с управляющим входом первого коммутатора и тактовыми входами первого и второго D-триггеров, прямые выходы которых соединены с первыми входами, соответственно третьего и четвертого элементов ИЛИ-НЕ, вторые входы которых соединены соответственно с инверсным выходом второго D-триггера и инверсным выходом первого D-триггера, подключенным ко второму входу элемента Исключающее ИЛИ, вновь введенный вход которого соединен со вторым входом первого элемента ИЛИ-НЕ, со вторым и первым входами соответственно второго и третьего коммутаторов и выходом третьего элемента ИЛИ-НЕ, выход первого элемента ИЛИ-НЕ соединен с первым входом первого коммутатора, второй вход которого соединен с выходом четвертого элемента ИЛИ-НЕ, со вторым входом третьего коммутатора и вторым входом второго элемента ИЛИ-НЕ, выход которого соединен с первым входом второго коммутатора, выход которого соединен с анодом второго диода, катод которого соединен со второй обкладкой конденсатора, первая обкладка которого соединена со вторым выводом второго резистора, выход третьего коммутатора соединен со вторым входом первого элемента И-НЕ и через третий элемент НЕ - со вторым входом второго элемента И-НЕ.

Описание изобретения к патенту

Изобретение относится к области импульсной техники и может быть использовано в счетных устройствах вычислительной техники и систем управления.

Известен трехстабильный счетный триггер (см. авт.св. СССР 585591, кл. Н 08 К 3/286, опубл. 25.12.77, БИ 47), который является аналогом изобретения, содержит три RS-триггера, каждый из которых выполнен на трехвходовом и двухвходовом логических элементах И-НЕ с перекрестными связями, схему управления, содержащую три трехвходовых выходных логических элемента И-НЕ, а также содержит три выхода и шину счетных сигналов. Выходы двухвходовых элементов И-НЕ являются первыми выходами соответствующих RS-триггеров. Первые и вторые входы двухвходовых элементов И-НЕ являются соответственно первыми и вторыми входами соответствующих RS-триггеров. Первые и вторые входы трехвходовых элементов И-НЕ являются соответственно третьими и четвертыми входами соответствующих RS-триггеров. Первые входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются соответственно первым, вторым и третьим входами схемы управления. Вторые входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются соответственно четвертым, пятым и шестым входами схемы управления. Третьи входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются соответственно седьмым, восьмым и девятым входами схемы управления. Выходы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются соответственно первым, вторым и третьим выходами схемы управления. Первые выходы каждого из RS-триггеров соединены соответственно с первым, вторым и третьим входами схемы управления, выходы которой являются соответствующими выходами устройства. Первые входы RS-триггеров соединены с шиной счетных сигналов. Вторые входы первого и третьего RS-триггеров соединены между собой. Вторые входы первого, второго и третьего RS-триггеров соединены с третьими входами соответственно третьего, первого и второго RS-триггеров. Четвертый вход первого RS-триггера соединен с четвертым и шестым входами схемы управления и с ее вторым выходом. Четвертый вход второго RS-триггера соединен с пятым и седьмым входами схемы управления и с ее третьим выходом. Четвертый вход третьего RS-триггера соединен с восьмым и девятым входами схемы управления и с ее первым выходом.

Недостатком триггера-аналога является низкая помехоустойчивость, обусловленная отсутствием мер защиты триггерных структур, входящих в его состав, от внешних импульсных помех.

Известно триггерное устройство (см. патент РФ 2093955 от 16.04.93, МКИ: Н 03 К 3/29, "Трехстабильный счетный триггер", вариант 2, Шишкин Г.И., Дикарев И.И., опубл. 20.10.97, Бюл. 29), выбранное в качестве прототипа и содержащее первый и второй двухстабильные триггеры, первые входы которых соединены с шиной счетных сигналов, инверсный выход первого двухстабильного триггера соединен с первым входом элемента И-НЕ, выход которого соединен с первой выходной шиной, вторую выходную шину, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два коммутатора, три резистора и конденсатор. Двухстабильные триггеры выполнены по КМОП-технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми, прямой выход первого из которых соединен с первым входом элемента ИСЛЮЧАЮЩЕЕ ИЛИ и с прямым входом первого коммутатора. Выход первого коммутатора через первый резистор соединен с первым выводом второго резистора и с первой обкладкой конденсатора, вторая обкладка которого соединена с информационным входом второго D-триггера и через третий резистор - с выходом второго коммутатора. Инверсный вход второго коммутатора соединен со второй выходной шиной и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом второго D-триггера и со вторым входом элемента И-НЕ. Выход элемента И-НЕ соединен с инверсным входом первого коммутатора, управляющий вход которого соединен с управляющим входом второго коммутатора и с шиной счетных сигналов. Информационный вход первого D-триггера соединен со вторым выводом второго резистора.

Одним из недостатков данного триггерного устройства является низкая помехоустойчивость вследствие большой цены возможного сбоя под действием внешних помех. При поступлении каждого второго счетного импульса в триггерном устройстве происходит перезаряд конденсатора. Если вместо второго счетного импульса поступит импульс помехи ограниченной длительности, конденсатор может успеть только разрядиться и триггерное устройство из второго устойчивого состояния перейдет не в третье устойчивое состояние, а вернется в первое устойчивое состояние, характеризуемое разряженным конденсатором, что соответствует потере двух счетных импульсов.

Вторым недостатком является невозможность обеспечения работы триггерного устройства и счетных устройств на его основе в однопеременном троичном коде из-за отсутствия возможности переключения устройства при переполнении из режима сложения в режим вычитания и обратно.

Задачей, решаемой заявляемым изобретением, является создание триггерного устройства, обладающего повышенной помехоустойчивостью и возможностью работы в однопеременном троичном коде.

Технический результат, заключающийся в повышении помехоустойчивости и обеспечении работы в однопеременном троичном коде, достигается тем, что в триггерное устройство, содержащее два D-триггера, выполненных по КМОП-технологии, тактовые входы которых объединены, первый коммутатор, выход которого через первый резистор соединен с первым выводом второго резистора, а управляющий вход соединен с управляющим входом второго коммутатора, выход которого через третий резистор соединен с информационным входом второго D-триггера и второй обкладкой конденсатора, первый элемент И-НЕ, выход которого соединен с первой выходной шиной, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен со второй выходной шиной, и шину счетных сигналов, введены входная шина, третий коммутатор, второй элемент И-НЕ, три элемента НЕ, четыре элемента ИЛИ-НЕ и два диода, анод первого из которых подключен к выходу первого коммутатора, катод - к информационному входу первого D-триггера и точке соединения первого и второго резисторов, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен через первый элемент НЕ с первым входом первого элемента ИЛИ-НЕ и непосредственно с первым входом второго элемента ИЛИ-НЕ, управляющим входом третьего коммутатора и входной шиной устройства, шина счетных сигналов которого через второй элемент НЕ соединена с первыми входами элементов И-НЕ, выход второго из которых соединен с управляющим входом первого коммутатора и тактовыми входами первого и второго D-триггеров, прямые выходы которых соединены с первыми входами соответственно третьего и четвертого элементов ИЛИ-НЕ, вторые входы которых соединены соответственно с инверсным выходом второго D-триггера и инверсным выходом первого D-триггера, подключенным ко второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вновь введенный вход которого соединен со вторым входом первого элемента ИЛИ-НЕ, со вторым и первым входами соответственно второго и третьего коммутаторов и выходом третьего элемента ИЛИ-НЕ, выход первого элемента ИЛИ-НЕ соединен с первым входом первого коммутатора, второй вход которого соединен с выходом четвертого элемента ИЛИ-НЕ, со вторым входом третьего коммутатора и вторым входом второго элемента ИЛИ-НЕ, выход которого соединен с первым входом второго коммутатора, выход которого соединен с анодом второго диода, катод которого соединен со второй обкладкой конденсатора, первая обкладка которого соединена со вторым выводом второго резистора, выход третьего коммутатора соединен со вторым входом первого элемента И-НЕ и через третий элемент НЕ - со вторым входом второго элемента И-НЕ.

Указанная совокупность признаков позволяет повысить помехоустойчивость триггерного устройства путем уменьшения цены возможного сбоя за счет исключения перезаряда конденсатора при поступлении счетных импульсов и обеспечить работу данного устройства в однопеременном троичном коде за счет переключения триггерного устройства при переполнении из режима сложения в режим вычитания и обратно.

На чертеже приведена принципиальная схема триггерного устройства.

Триггерное устройство содержит тактируемые первый 1 и второй 2 двухстабильные D-триггеры, выполненные по КМОП-технологии, первый 3, второй 4 и третий 5 коммутаторы, первый 6, второй 7, третий 8 и четвертый 9 элементы ИЛИ-НЕ, первый 10 и второй 11 элементы И-НЕ, первый 12, второй 13 и третий 14 элементы НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, первый 16, второй 17 и третий 18 резисторы, первый 19 и второй 20 диоды, конденсатор 21, входную шину 22, шину 23 счетных сигналов, первую 24 и вторую 25 выходные шины.

Тактовые входы D-триггеров 1, 2 объединены. Выход коммутатора 3 через резистор 16 соединен с первым выводом резистора 17, а управляющий вход соединен с управляющим входом коммутатора 4, выход которого через резистор 18 соединен с информационным входом D-триггера 2 и второй обкладкой конденсатора 21. Выход элемента И-НЕ 10 соединен с выходной шиной 24. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15 соединен с выходной шиной 25. Анод диода 19 подключен к выходу коммутатора 3, катод - к информационному входу D-триггера 1 и точке соединения резисторов 16, 17. Первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15 соединен через элемент НЕ 12 с первым входом элемента ИЛИ-НЕ 6 и непосредственно с первым входом элемента ИЛИ-НЕ 7, управляющим входом коммутатора 5 и входной шиной 22. Шина 23 счетных сигналов через элемент НЕ 13 соединена с первыми входами элементов И-НЕ 10, 11. Выход элемента И-НЕ 11 соединен с управляющим входом коммутатора 3 и тактовыми входами первого 1 и второго 2 D-триггеров, прямые выходы которых соединены с первыми входами соответственно третьего 8 и четвертого 9 элементов ИЛИ-НЕ, вторые входы которых соединены соответственно с инверсным выходом D-триггера 2 и инверсным выходом D-триггера 1. Инверсный выход D-триггера 1 подключен ко второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15, вновь введенный вход которого соединен со вторым входом элемента ИЛИ-НЕ 6, со вторым и первым входами соответственно второго 4 и третьего 5 коммутаторов и выходом элемента ИЛИ-НЕ 8. Выход элемента ИЛИ-НЕ 6 соединен с первым входом коммутатора 3, второй вход которого соединен с выходом элемента ИЛИ-НЕ 9, со вторым входом коммутатора 5 и вторым входом элемента ИЛИ-НЕ 7. Выход элемента ИЛИ-НЕ 7 соединен с первым входом коммутатора 4, выход которого соединен с анодом диода 20, катод которого соединен со второй обкладкой конденсатора 21, первая обкладка которого соединена со вторым выводом резистора 17. Выход коммутатора 5 соединен со вторым входом элемента И-НЕ 10 и через элемент НЕ 14 - со вторым входом элемента И-НЕ 11.

Данное триггерное устройство представляет собой один разряд счетчика в однопеременном троичном коде. Для построения многоразрядного счетчика необходимо соединить шину 25 последующего разряда с шиной 22 предыдущего разряда, а шину 23 последующего разряда - с шиной 24 предыдущего разряда.

Триггерное устройство работает следующим образом.

В первом (исходном) состоянии, в режиме хранения информации, D-триггеры 1 и 2 находятся соответственно в состоянии "лог.1" и "лог.0". На выходах элементов ИЛИ-НЕ 9 и 8 сигналы соответственно "лог.1" и "лог.0". Во время отсутствия счетного импульса на шине 23 счетных сигналов присутствует сигнал "лог.1", следовательно, на выходе элемента НЕ 13 - сигнал "лог.0". На входной шине 22 и выходной шине 25 присутствует сигнал "лог.0", следовательно, выход коммутатора 5 подключен к своему первому входу Х0, на котором установлен сигнал "лог. 0", поэтому на выход коммутатора 5 с выхода элемента ИЛИ-НЕ 8 проходит сигнал "лог.0", который запрещает прохождение счетных импульсов на выходную шину 24, поддерживая на выходе элемента И-НЕ 10 уровень "лог. 1", и с помощью элемента НЕ 14 разрешает прохождение счетных импульсов через элемент И-НЕ 11, на выходе которого в режиме хранения информации сохраняется сигнал "лог. 1". На входах управления коммутаторов 3 и 4 присутствует сигнал "лог. 1" с выхода элемента И-НЕ 11, поэтому выходы коммутаторов подключены к своим вторым входам X1, которые соединены с выходами элементов ИЛИ-НЕ 9, 8, следовательно, на выходах коммутаторов 3, 4 присутствуют сигналы соответственно "лог.1" и "лог.0". Конденсатор 21 заряжен, при этом положительно заряженная обкладка конденсатора 21 через резистор 17 соединена с информационным входом D-триггера 1. D-триггеры 1, 2 удерживаются в исходном состоянии сигналами на их информационных входах с помощью конденсатора 21. На выходе элемента НЕ 12 - сигнал "лог.1", на выходах элементов ИЛИ-НЕ 6, 7 - сигнал "лог.0", следовательно, на первых входах Х0 коммутаторов 3, 4 присутствуют сигналы "лог.0". Если под действием внешней помехи D-триггеры 1, 2 устанавливаются в наихудшем случае в состояния соответственно "лог.0" и "лог.1", соответствующие сигналы будут сформированы на входах элементов ИЛИ-НЕ 9, 8. При этом сигнал "лог.1" с выхода элемента ИЛИ-НЕ 8 через коммутатор 4 и диод 20 поступит на информационный вход D-триггера 2, поддерживая его состояние, а на информационном входе D-триггера 1 будет сформирован сигнал "лог.1" конденсатором 21, который переключит D-триггер 1 в состояние "лог.1". При этом на выходах элементов ИЛИ-НЕ 9 и 8, а следовательно, и на выходах коммутаторов 3 и 4 установятся сигналы "лог.0". Конденсатор 21 начнет разряжаться через диод 20 и резисторы 16 и 17. При этом на информационных входах D-триггеров 1, 2 будут сформированы сигналы соответственно "лог. 1" и "лог.0", обеспечивающие восстановление исходного состояния D-триггеров 1, 2. Аналогичным образом происходит восстановление других состояний D-триггеров 1, 2.

При поступлении первого счетного импульса (сигнал "лог.0" на шине 23 входных сигналов) по его фронту D-триггеры 1, 2 становятся нечуствительными к сигналам на их информационных входах и находятся в состояниях соответственно "лог.1" и "лог.0". На выходе коммутатора 5 поддерживается сигнал "лог. 0"; одновременно сигнал "лог.1" на выходе элемента НЕ 13 вызовет появление "лог. 0" на выходе элемента И-НЕ 11, следовательно, на входах управления коммутаторов 3 и 4 устанавливаются сигналы "лог.0". Поэтому выходы коммутаторов 3 и 4 подключаются к своим первым входам Х0, на которых присутствует сигнал "лог.0", следовательно, на выходах коммутаторов 3, 4 устанавливаются сигналы "лог.0", конденсатор 21 начинает разряжаться. Длительность счетного импульса должна быть достаточной для полного разряда конденсатора 21. После окончания первого счетного импульса D-триггеры 1, 2 установятся в состояние "лог. 0" (т.к. ток разряда конденсатора 21 прекратился, потенциалы на информационных входах D-триггеров равны потенциалам на выходе коммутаторов 3, 4), следовательно, на выходах элементов ИЛИ-НЕ 9, 8 устанавливаются сигналы "лог. 0". На выходной шине 25 устанавливается сигнал "лог.1", на выходной шине 24 сохраняется сигнал "лог.1", на входной шине 22 сохраняется сигнал "лог. 0". На выходе элемента НЕ 14 присутствует сигнал "лог.1", на выходах элементов ИЛИ-НЕ 6, 7 установятся сигналы соответственно "лог.0" и "лог.1", следовательно, на первых входах Х0 коммутаторов 3, 4 установятся сигналы соответственно "лог. 0" и "лог.1". Триггерное устройство переходит в режим хранения информации.

При поступлении второго счетного импульса D-триггеры 1, 2 находятся в состоянии "лог.0", на выходе элементов ИЛИ-НЕ 9, 8 - сигнал "лог.0", на входной шине 22 поддерживается сигнал "лог.0", на выходе коммутатора 5 поддерживается сигнал "лог. 0", на выходе элемента И-НЕ 11 - сигнал "лог.0", следовательно, выходы коммутаторов 3, 4 подключаются к своим первым входам Х0, поэтому на выходах коммутаторов устанавливаются сигналы "лог.0" и "лог. 1" соответственно, конденсатор 21 заряжается, при этом положительно заряженная обкладка конденсатора 21 подключена к информационному входу D-триггера 2, который после окончания второго счетного импульса устанавливается в состояние "лог. 1". На выходной шине 25 устанавливается сигнал "лог.0", на выходной шине 24 поддерживается сигнал "лог.1". На выходах элементов ИЛИ-НЕ 9, 8 устанавливаются сигналы соответственно "лог.0" и "лог.1". На выходе элемента НЕ 12 поддерживается сигнал "лог.1", на выходах элементов ИЛИ-НЕ 6, 7 устанавливаются сигналы соответственно "лог.0" и "лог.1", следовательно, на первых входах Х0 коммутаторов 3, 4 установятся сигналы соответственно "лог. 0" и "лог.1". Триггерное устройство переходит в режим хранения информации.

При поступлении третьего счетного импульса D-триггеры 1, 2 находятся в состояниях соответственно "лог.0" и "лог.1". На выходах элементов ИЛИ-НЕ 9 и 8 - сигналы соответственно "лог.0" и "лог.1", на входной шине 22 поддерживается сигнал "лог.0", на входе управления коммутатора 5 присутствует сигнал "лог.1", выход коммутатора 5 подключен к своему первому входу Х0. Поэтому на выход коммутатора 5 с выхода элемента ИЛИ-НЕ 8 проходит сигнал "лог.1", который разрешает прохождение счетных импульсов на выходную шину 24, устанавливая уровень "лог.0", и разрешает прохождение счетных импульсов через элемент НЕ 14 и далее через элемент И-НЕ 11, на выходе которого устанавливается сигнал "лог.1". На входах управления коммутаторов 3, 4 - сигнал "лог.1", при этом выходы коммутаторов 3, 4 подключены к своим вторым входам X1, следовательно, на выходах коммутаторов 3, 4 присутствуют сигналы соответственно "лог.0" и "лог.1". Таким образом, после окончания третьего счетного импульса D-триггеры 1, 2 остаются в состояниях соответственно "лог.0" и "лог.1". После окончания третьего счетного импульса на шине 24 на шине 22 формируется сигнал "лог. 1", переключающий триггерное устройство из режима сложения в режим вычитания. На выходной шине 25 устанавливается сигнал "лог.1". Триггерное устройство остается в режиме хранения информации.

При поступлении четвертого счетного импульса D-триггеры 1, 2 находятся в состоянии соответственно "лог.0" и "лог.1", на выходах элементов ИЛИ-НЕ 9 и 8 сигналы соответственно "лог.0" и "лог.1", на шине 22 поддерживается сигнал "лог. 1". На входе управления коммутатора 5 - сигнал "лог.1", выход коммутатора 5 подключается к своему второму входу XI, поэтому на выходе коммутатора 5 с выхода элемента ИЛИ-НЕ 9 устанавливается сигнал "лог.0", на выходе элемента И-НЕ 11 - сигнал "лог.0". На входах управления коммутаторов 3, 4 устанавливается сигнал "лог.0", при этом выходы коммутаторов 3, 4 подключены к своим первым входам Х0, поэтому на выходах коммутаторов 3, 4 присутствует сигнал "лог.0", конденсатор 21 разряжается. После окончания четвертого счетного импульса D-триггеры 1, 2 устанавливаются в состояние "лог.0". На выходной шине 25 устанавливается сигнал "лог.0", на выходной шине 24 устанавливается сигнал "лог. 1". Триггерное устройство переходит в режим хранения информации.

При поступлении пятого счетного импульса D-триггеры 1, 2 находятся в состояниях "лог. 0", на выходах элементов ИЛИ-НЕ 9 и 8 - сигналы "лог.0", на выходе элемента И-НЕ 11 - сигнал "лог.0". На шине 22 поддерживается сигнал "лог.1", на входах управления коммутаторов 3, 4 - сигнал "лог.0", на выходах коммутаторов 3, 4 устанавливаются сигналы соответственно "лог.1" и "лог.0". Конденсатор 21 заряжается, следовательно, D-триггеры 1, 2 после окончания пятого счетного импульса устанавливаются в состояния соответственно "лог.1" и "лог. 0". На выходной шине 25 устанавливается сигнал "лог.1", на выходной шине 24 поддерживается сигнал "лог.1".

Таким образом, при прохождении каждых трех счетных импульсов, определяющих устойчивое состояние D-триггеров 1, 2, и в зависимости от сигнала на входной шине 22 данное триггерное устройство работает в режиме сложения или в режиме вычитания, следовательно, обеспечивается работа триггерного устройства в однопеременном троичном коде, что позволяет повысить помехоустойчивость триггерного устройства за счет уменьшения цены потерь при возможных сбоях. Одновременно обеспечивается повышение помехоустойчивости триггерного устройства за счет отсутствия перезаряда конденсатора 21.

Изготовлен лабораторный макет триггерного устройства, испытания которого подтвердили работоспособность и практическую ценность заявляемого объекта.