ячейка памяти динамического запоминающего устройства

Формула изобретения

1. Ячейка памяти динамического запоминающего устройства, содержащая запоминающий конденсатор, адресную, разрядную и общую шину и р-(n-) канальный МОП транзистор, отличающаяся тем, что она дополнительно содержит нелинейный резистор и биполярный n-р-n (р-n-р) транзистор, коллектор которого соединен с подзатворной областью канала МОП транзистора, затвор которого подсоединен к адресной шине, исток соединен с первым выводом запоминающего конденсатора, второй вывод которого подсоединен к общей шине, база биполярного n-р-n (р-n-р) транзистора соединена со стоком МОП транзистора и первым выводом нелинейного резистора, второй вывод которого соединен с эмиттером биполярного транзистора и разрядной шиной.

2. Ячейка памяти динамического запоминающего устройства, содержащая адресную, разрядную и общую шину, р-(n-) канальный МОП транзистор, область истока которого образует запоминающий конденсатор с подзатворной областью, соединенной с общей шиной, а затвор соединен с адресной шиной, отличающаяся тем, что резистор, р-(n-) канальный МОП и биполярный n-р-n (р-n-р) транзисторы являются единой функционально-интегральной структурой, в которой область коллектора n-(р-) типа биполярного транзистора является подзатворной областью МОП транзистора, его область базы является областью стока, в которой расположена n⁺-(p⁺-)область эмиттера биполярного транзистора, резистор образован р^--(n^--) областью базы, расположенной между областью n⁺-(р⁺-) эмиттера и n^--(р^--) областью коллектора биполярного транзистора, области пассивной p⁺-(n⁺-) базы и n⁺-(р⁺-) эмиттера соединены с разрядной шиной.

Описание изобретения к патенту

Изобретение относится к наноэлектронике и может быть использована при изготовлении оперативного запоминающего устройства с произвольной выборкой информации (ДОЗУ ПВ) с повышенной надежностью и быстродействием.

Известные ячейки памяти для ДОЗУ ПВ представляют собой функционально-интегрированные структуры, в которые совмещены ключевой МОП транзистор, запоминающий конденсатор, адресная и разрядная шины (1, 2, 3). Такие ячейки памяти содержат весьма малый информационный заряд в запоминающем конденсаторе, что приводит к малой величине информационного сигнала на разрядной шине из-за большой паразитной емкости, которую она содержит, а также большому времени установления информационного сигнала на разрядной шине.

Наиболее близкими по технической сущности является ячейка памяти ДОЗУ ПВ, содержащая ключевой n(p) - канальный МОП транзистор, исток которого подключен к первому выводу запоминающего конденсатора, сток МОП транзистора подключен к разрядной шине, а затвор к адресной шине, второй вывод запоминающего конденсатора подключен к общей шине (Z) питания.

Техническим эффектом данного изобретения является повышение надежности и быстродействия ДОЗУ ПВ. Указанные эффекты достигаются тем, что ячейка памяти ДОЗУ ПВ содержит дополнительные n-р-n (р-n-р) и биполярный n-р-n (р-n-р)-транзистор и резистор, при этом коллектор биполярного транзистора совмещен с подзатворной областью канала МОП транзистора, база с областью стока МОП транзистора, эмиттер соединен с разрядной шиной и первым выводом нелинейного резистора, второй вывод которого соединен с базой биполярного транзистора и стоком МОП транзистора.

Основным обстоятельством является то, что биполярный n-р-n (р-n-р)-транзистор и резистор функционально-интегрированны с МОП транзистором (см. фиг. 2б), т.е. область коллектора n^-(р^-) типа биполярного транзистора одновременно является подзатворной областью МОП транзистора, а его область базы является областью стока МОП транзистора, область активной базы р-(n-) транзистора, заключенная между n⁺(р⁺) областью эмиттера и n-(р-) областью коллектора биполярного транзистора, является нелинейным резистором, область пассивной p⁺(n⁺) базы n⁺(p⁺) эмиттера соединены с разрядной шиной.

Эквивалентная схема ячеек памяти ДОЗУ ПВ

На фиг. 1а показана эквивалентная схема простейшей ячейки памяти ДОЗУ ПВ, которая содержит МОП транзистор, исток (S) которого соединен с первым выводом конденсатора (С), второй вывод которого соединен с общей шиной (Z), сток (D) соединен с разрядной шиной (У), подзатворная область (BS) с общей шиной (Z), а затвор с адресной шиной (X).

На фиг. 1б, показана структура простейшей ячейки памяти ДОЗУ ПВ, в которой барьерная емкость истокового р-n перехода (S) образует запоминающий конденсатор (С) с подзатворной емкостью (BS) и общей шиной (Z), область стока (D) соединена с разрядной шиной (У), а затвор (G) соединен с адресной шиной (X).

На фиг. 2а показана эквивалентная схема предлагаемой ячейки памяти ДОЗУ ПВ, которая содержит МОП транзистор, исток (S) которого соединен с первым выводом конденсатора (С), второй вывод которого соединен с общей шиной (Z), коллектор (К) биполярного транзистора, исток (D) МОП транзистора соединен с базой (Б) биполярного транзистора и первым выводом регистора (R), второй вывод резистора (R) соединен с эмиттером биполярного транзистора и разрядной шиной (У).

На фиг. 2б показана структура предлагаемой ячейки памяти ДОЗУ ПВ, в которой барьерная емкость истокового р-n перехода (S) образует запоминающий конденсатор (С) с подзатворной областью (BS), которая одновременно является областью коллектора (К) биполярного n-р-n транзистора, область базы (Б) которого одновременно является областью стока (D) МОП транзистора, при этом область активной базы (р-) n-р-n транзистора образует нелинейный резистор (R), область пассивной базы (р⁺) и область эмиттера (n⁺) биполярного транзистора, находящаяся в области базы (Б), соединены с разрядной шиной (У). Подзатворная область (BS) образована подложкой.

Динамическая ячейка ДОЗУ ПВ работает следующим образом:

В режиме записи информации в ячейку ДОЗУ ПВ на адресную шину (X) и соответственно затвор (G) подается отрицательный потенциал относительно подзатворной области (BS) и передвигающее пороговое напряжение (Vo) - МОП-транзистора. При этом на разрядную шину (Y) подается потенциал, соответствующий состоянию логикой "0" (низкий потенциал относительно шины Z), или потенциал, соответствующий состоянию логической "1" (нулевой потенциал относительно шины Z). В результате этого МОП транзистор открывается и запоминающий конденсатор (С) заряжается через сопротивление (R) потенциалом, имеющимися в данный момент времени на разрядной шине (У).

В режиме считывания информации на разрядную шину Z подается отрицательный (низкий) потенциал и в случае наличия в конденсаторе высокого (нулевого) потенциала относительно общей линии (2), соответствующего состоянию логикой "1", через инверсионный канал МОП транзистора и через базу биполярного р-n-р транзистора пропускает ток зарядки запоминающего конденсатора. Этот ток усиливается биполярным транзистором на величину, равную его коэффициенту усиления тока базы (h12э ~ 100). Таким образом увеличивается токовый информационный сигнал на разрешенной шине, что увеличивает надежность работы ДОЗУ ПВ. Важно, что при этом время зарядки паразитной емкости (Сn) информационной шины также уменьшается в h12э раз, что повышает в соответствующее число раз быстродействие ДОЗУ ПВ. В случае отрицательного потенциала на конденсаторе (С) ток базы через n-р-n транзистор не проходит и потенциал разрядной шины определяется паразитной емкостью (Сn). В режиме хранения информации на затвор (G) МОП транзистора подается нулевой потенциал, что соответствует его закрытому состоянию.

Предлагаемая ячейка памяти и ДОЗУ ПВ на его основе, как это видно из фиг.2б, могут быть легко реализованы по стандартной КМОП технологии, которую применяют при производстве ДОЗУ ПВ. Следует отметить, что повышение надежности и быстродействия ДОЗУ ПВ в ~ h12э раз достигается почти без увеличения площади ячейки памяти ДОЗУ ПВ.

Источники информации

1. Matsue S, Vamamoto H, Kobayski К, еt al. A 256 Кбит dymamia RAM IEEE. J. 1980.V sc-15. N5, p.872-874.

2. Rideout V. L. One-device alls for dynamic random-access memories; a tutorial-IEEE, 1979, v. ED-26, N6, p.839-862.

3. US Patent 3387286, Dennard R. H., Field-effect transistor memory application filed July 14, 1967, granted June 4, 1968.