устройство контроля и управления для систем связи с динамическим распределением ресурсов ретранслятора

Формула изобретения

Устройство контроля и управления для систем связи с динамическим распределением ресурсов ретранслятора, содержащее последовательно соединенные регистр и дешифратор, отличающееся тем, что в него дополнительно введены блок обнаружения сигналов, группа ключей, группа счетчиков, счетчик, первая и вторая группы накапливающих сумматоров, накапливающий сумматор, группа инверторов, устройство формирования тактовых импульсов, группа элементов задержки, группа дешифраторов, первый, второй и третий блоки вычисления средних значений, первый и второй компараторы, группа регистров, управляющий микропроцессор, причем группа входов блока обнаружения сигналов, численно равная количеству единиц ресурса (каналов) ретранслятора связи, является первым информационным входом устройства, а первые входы группы регистров, количество которых соответствует числу обслуживаемых абонентских терминалов, являются вторым входом устройства, выходы блока обнаружения сигналов соединены с соответствующими входами счетчика, с входами соответствующих инверторов и первыми входами соответствующих ключей, первый выход устройства формирования тактовых импульсов соединен с дополнительным входом счетчика и вторыми входами ключей, второй выход устройства формирования тактовых импульсов соединен со вторыми входами соответствующих накапливающих сумматоров первой и второй групп, с дополнительным входом накапливающего сумматора, вторым входом управляющего микропроцессора и вторым входом третьего блока вычисления средних значений, выходы ключей соединены с первыми входами соответствующих счетчиков, выходы инверторов соединены с вторыми входами соответствующих счетчиков, с первыми входами соответствующих дешифраторов, с входами соответствующих элементов задержки и с соответствующими входами накапливающего сумматора, выходы счетчиков соединены с первыми входами соответствующих накапливающих сумматоров первой группы, выходы накапливающих сумматоров первой группы соединены с соответствующими входами первого блока вычисления средних значений, выход накапливающего сумматора соединен с дополнительным входом первого блока вычисления средних значений, выход первого блока вычисления средних значений соединен с первым входом второго компаратора, выходы элементов задержки соединены с вторыми входами соответствующих дешифраторов, выходы дешифраторов соединены с первыми входами соответствующих накапливающих сумматоров второй группы, выходы накапливающих сумматоров второй группы соединены с соответствующими входами второго блока вычисления средних значений, выход второго блока вычисления средних значений соединен с третьим входом управляющего микропроцессора, выход счетчика соединен с первым входом третьего блока вычисления средних значений, выход третьего блока вычисления средних значений соединен с первым входом первого компаратора, выход первого компаратора соединен с четвертым входом управляющего микропроцессора, выход второго компаратора соединен с пятым входом управляющего микропроцессора, выходы регистров соединены с соответствующими первыми входами управляющего микропроцессора, первый выход управляющего микропроцессора соединен с вторыми входами регистров, второй выход управляющего микропроцессора соединен с вторым входом первого компаратора, третий выход управляющего микропроцессора соединен со вторым входом второго компаратора, группа четвертых выходов управляющего микропроцессора, количество которых соответствует числу обслуживаемых, является выходом устройства.

Описание изобретения к патенту

Настоящее изобретение относится к радиотехническим устройствам адаптивного управления планом распределения энергетического и временного ресурсов ретранслятора связи (PC) и может быть использовано в составе оборудования станций управления и контроля в системах связи с динамическим распределением ресурсов ретранслятора (СС с ДРР).

Из известных устройств контроля и управления наиболее близким по сущности технического решения является устройство, описанное в а.с. СССР 311600, МКИ Н 04 В 3/46, 1990, содержащее последовательно соединенные регистр и дешифратор. Недостатком данного устройства является то, что оно предназначено для работы на фиксированном ресурсе PC, а его функциональные возможности ограничиваются лишь регулированием доступа заявок.

Техническим результатом изобретения является расширение функциональных возможностей устройства контроля и управления до реализации возможности оптимального (с точки зрения эффективности его использования) управления планом распределения и временем занятия ресурса PC при выполнении заданных требований по качеству обслуживания.

Сущность изобретения заключается в том, что в устройство управления, содержащее последовательно соединенные регистр и дешифратор, дополнительно введены блок обнаружения сигналов, группа ключей, группа счетчиков, счетчик, первая и вторая группы накапливающих сумматоров, накапливающий сумматор, группа инверторов, устройство формирования тактовых импульсов, группа элементов задержки, группа дешифраторов, первый, второй и третий блоки вычисления средних значений, первый и второй компараторы, группа регистров, управляющий микропроцессор, причем группа входов блока обнаружения сигналов, численно равная количеству единиц ресурса (каналов) PC, является первым информационным входом устройства, а первые входы группы регистров, количество которых соответствует числу обслуживаемых абонентских терминалов (AT), являются вторым входом устройства, выходы блока обнаружения сигналов соединены с соответствующими входами счетчика, с входами соответствующих инверторов и первыми входами соответствующих ключей, первый выход устройства формирования тактовых импульсов соединен с дополнительным входом счетчика и вторыми входами ключей, второй выход устройства формирования тактовых импульсов соединен со вторыми входами соответствующих накапливающих сумматоров первой и второй групп, с дополнительным входом накапливающего сумматора, вторым входом управляющего микропроцессора и вторым входом третьего блока вычисления средних значений, выходы ключей соединены с первыми входами соответствующих счетчиков, выходы инверторов соединены с вторыми входами соответствующих счетчиков, с первыми входами соответствующих дешифраторов, с входами соответствующих элементов задержки и с соответствующими входами накапливающего сумматора, выходы счетчиков соединены с первыми входами соответствующих накапливающих сумматоров первой группы, выходы накапливающих сумматоров первой группы соединены с соответствующими входами первого блока вычисления средних значений, выход накапливающего сумматора соединен с дополнительным входом первого блока вычисления средних значений, выход первого блока вычисления средних значений соединен с первым входом второго компаратора, выходы элементов задержки соединены с вторыми входами соответствующих дешифраторов, выходы дешифраторов соединены с первыми входами соответствующих накапливающих сумматоров второй группы, выходы накапливающих сумматоров второй группы соединены с соответствующими входами второго блока вычисления средних значений, выход второго блока вычисления средних значений соединен с третьим входом управляющего микропроцессора, выход счетчика соединен с первым входом третьего блока вычисления средних значений, выход третьего блока вычисления средних значений соединен с первым входом первого компаратора, выход первого компаратора соединен с четвертым входом управляющего микропроцессора, выход второго компаратора соединен с пятым входом управляющего микропроцессора, выходы регистров соединены с соответствующими первыми входами управляющего микропроцессора, первый выход управляющего микропроцессора соединен с вторыми входами регистров, второй выход управляющего микропроцессора соединен с вторым входом первого компаратора, третий выход управляющего микропроцессора соединен со вторым входом второго компаратора, группа четвертых выходов управляющего микропроцессора, количество которых соответствует числу обслуживаемых AT, является выходом устройства.

На чертеже представлена структурная схема предлагаемого устройства контроля и управления для системы связи с динамическим распределением ресурсов ретранслятора.

Устройство содержит: блок обнаружения сигналов (1), группу ключей (2₁... 2_R), группу счетчиков (3₁. ..3_R), счетчик (18), первую (4₁...4_R) и вторую (10₁. . . 10_R) группы накапливающих сумматоров, накапливающий сумматор (8), группу инверторов (7₁...7_R), устройство формирования тактовых импульсов (6), группу элементов задержки (12₁...12_R), группу дешифраторов (11₁...11_R), первый (5), второй (9) и третий (17) блоки вычисления средних значений, первый (15) и второй (16) компараторы, группу регистров (13₁...13_М), управляющий микропроцессор (14).

Устройство работает следующим образом. С выходов аппаратуры временного уплотнения и разделения каналов в промежутки времени, равные длительности субкадров, на соответствующие входы блока 1 поступают сигналы PC. В блоке 1 методом согласованной фильтрации происходит обнаружение полезного (информационного) сигнала и формирование на соответствующем выходе блока 1 по каждому из R контролируемых каналов либо логической единицы (в случае обнаружения полезного сигнала PC), либо логического нуля (в случае необнаружения полезного сигнала). Далее, на основании полученных данных о наличии или отсутствии полезных сигналов PC по каждому из R каналов, происходит параллельное определение средних значений интенсивности поступления заявок , времени обслуживания , количества одновременно обслуживаемых заявок .

Определение значения происходит следующим образом. Сигналы логической единицы с выходов блока 1 открывают соответствующие ключи 2₁...2_R, и на входы соответствующих счетчиков 3₁...3_R начинает поступать последовательность тактовых импульсов с частотой f_T. Считывание показаний соответствующих счетчиков происходит одновременно с их обнулением по сигналу логической единицы с выхода соответствующего инвертора 7₁...7_R, формируемым при пропадании сигнала логической единицы на соответствующих выходах блока 1, что свидетельствует об окончании обслуживания заявки в данном канале. Показания счетчиков в параллельном двоичном коде поступают на входы соответствующих накапливающих сумматоров 4₁...4_R. Считывание показаний всех накапливающих сумматоров в блок вычисления средних значений 5 происходит одновременно, в момент поступления на их вторые входы импульсов с частотой наблюдения f_H<f с выхода устройства формирования тактовых импульсов 6. Одновременно с показаниями накапливающих сумматоров 4₁. ..4_R на вход блока 5 поступают показания накапливающего сумматора 8, численно равные количеству обслуженных заявок по всем R каналам за время наблюдения (период следования импульсов частоты f_H).

Значение определяется следующим образом. Сигналы логического нуля с выходов соответствующих инверторов 7₁...7_R, формируемые в случае обнаружения полезных (информационных) сигналов в соответствующих каналах блока 1, поступают на первые входы соответствующих дешифраторов 11₁...11_R, на вторые входы которых поступают сигналы с выходов тех же инверторов 7₁...7_R, задержанные соответствующими элементами задержки 12₁...12_R на время, равное длительности субкадра. На выходе дешифратора сигнал логической единицы формируется только в том случае, если предыдущий (задержанный) сигнал соответствует логической единице, т.е. появление на выходе соответствующего дешифратора сигнала логической единицы свидетельствует о начале обслуживания данным каналом следующей заявки. Суммарное количество обслуженных заявок по каждому из R каналов за время наблюдения, равное периоду следования импульсов с частотой f_H, определяется показаниями соответствующих накапливающих сумматоров второй группы 10₁...10_R. Среднее значение интенсивности поступления заявок за время наблюдения определяется во втором блоке вычисления средних значений 9.

Определение значения происходит следующим образом. Сигналы логической единицы с выходов блока 1, формируемые в случае обнаружения информационного сигнала в соответствующем канале PC, поступают на соответствующие входы счетчика 18, который осуществляет параллельный счет сигналов логических единиц на выходах блока 1 в каждом такте. Одновременно показания счетчика 18 в параллельном двоичном коде считываются в третий блок вычисления средних значений 17. При поступлении на второй вход блока 17 с выхода блока 6 сигнала частоты f_н, в блоке 17 происходит вычисление среднего за период наблюдения количества одновременно обслуживаемых заявок в одном такте.

Значения сигналов на выходах блоков 5, 9, 17 обновляются с частотой f_H.

На входы регистров 13₁...13_M по каналам управления поступают данные о состоянии AT: интенсивности поступления заявок i-го приоритета - _i, интенсивности обслуживания заявок i-го приоритета - _i, количестве пораженных системой РЭБ противника единиц ресурсов по входу AT - r_п. Порядок подключения выходов регистров 13₁...13_м к входу управляющего микропроцессора 14 определяется приоритетами AT, закрепленных за соответствующими регистрами.

Первый компаратор сравнивает значение , вычисленное блоком 17, с допустимым значением, вычисленным управляющим микропроцессором.

Второй компаратор сравнивает значение , вычисленное блоком 5, с допустимым значением, вычисленным управляющим микропроцессором.

Все элементы предлагаемого устройства могут быть реализованы на современной элементной базе.

Использование предлагаемого устройства обеспечит достижение максимальной эффективности использования ресурса PC в условиях нестационарного трафика и воздействия системы РЭБ противника при выполнении заданных требований по качеству обслуживания.