устройство контроля сдвига фаз двух последовательностей парафазных сигналов

Формула изобретения

Устройство контроля сдвига фаз двух последовательностей парафазных сигналов, содержащее первый и второй RS-триггеры, входы установки в "0" которых являются входами парафазных сигналов, отличающееся тем, что в него введены первый и второй синхронизированные элементы задержки, информационные входы которых подключены соответственно к инверсным выходам первого и второго RS-триггеров, входы установки в "1" которых подключены соответственно к инверсным выходам второго и первого синхронизированных элементов задержки и являются выходами устройства, причем входы синхронизации первого и второго синхронизированных элементов задержки соединены между собой и являются синхронизирующим входом устройства, а входы установки в "1" первого и установки в "0" второго синхронизированных элементов задержки соединены между собой и являются входом установки в исходное состояние устройства.

Описание изобретения к патенту

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники.

Задачей предлагаемого изобретения является повышение надежности работы устройства при возможных отклонениях значений входных контролируемых сигналов от их противофазного значения, появляющихся из-за элементных задержек в составе устройств, формирующих эти сигналы в составе самого устройства.

На фиг. 1 приведена электрическая функциональная схема устройства; на фиг. 2 временные диаграммы, поясняющие его работу.

Устройство содержит первый и второй RS-триггеры 1 и 2, первый и второй синхронизированные элементы задержки, выполненные на первом и втором D-триггерах 3 и 4, входы установки в ноль первого и второго RS-триггеров являются входами парафазных сигналов 5 и 6, информационные входы первого и второго D-триггеров 3 и 4 подключены соответственно к инверсным выходам первого и второго RS-триггеров 1 и 2, входы в единицу которых подключены соответственно к инверсным выходам второго и первого D-триггеров 4 и 3 и являются выходами устройства 7 и 8, причем входы синхронизации первого и второго D-триггеров 3 и 4 соединены между собой и являются синхронизирующим входом устройства 9, а входы установки в единицу первого и установки в ноль второго D-триггеров 3 и 4 соединены между собой и являются входом 10 установки в исходное состояние устройства.

Устройство работает следующим образом.

После сигнала установки "б", который должен приходить в момент, когда на входе RS-триггера 1 присутствует сигнал "1", на входе RS-триггера 2 сигнал "0", на входе тактовой последовательности В D-триггеров в составе синхронизированных элементов задержки 3 и 4 сигнал "1" D-триггеры 3, 4, устанавливаются соответственно в состояние "1" и "0". В результате на входы установок в "0" и "1" RS-триггера 1 приходят сигналы "1" и на прямом и инверсном выходах его одновременно устанавливаются сигналы "1". Когда сигналы на входах переменят свое значение на противоположное, RS-триггер 1 останется в единичном состоянии, а RS-триггер 2 примет состояние "0". Из-за того, что информационные входы D триггеров 3, 4 в составе синхронизированных элементов задержки соединены с инверсными выходами RS-триггеров 1, 2, в момент поступления единичного сигнала на вход тактовой последовательности В, D-триггеры 3, 4 в составе синхронизированных элементов задержки опрокинутся в нулевое и единичное состояние. После этого на входах установки в "0" и "1" RS-триггера 2 одновременно окажутся единичные сигналы установки, что приведет к одновременному появлению сигналов "1" на его инверсном и прямом выходах.

После очередного перехода сигналов на входах контролируемых парафазных последовательностей триггеров 1, 2 в положение "1" и "0" RS-триггер 2 останется в состоянии "1", а RS-триггер 1 примет состояние "0". Следующий по счету сигнал "1" на входе тактовой последовательности B переведет D-триггеры 3 и 4 в составе синхронизированных элементов задержки соответственно в состояние "1" и "0". Полученное при этом состояние устройства повторяет его состояние после установки. Последующая работа устройства будет идентична описанной.

Если в течение хотя бы одного полупериода сигналов на входах контролируемых парафазных последовательностей RS-триггеров 1, 2 одновременно появятся сигналы "1", то на их инверсных выходах также появляется сигналы "1". Следующий по счету сигнал "1" на входе тактовой последовательности В переведет D-триггеры 3, 4 в составе синхронизированных элементов задержки в единичное состояние. Сигналы с инверсных выходов D-триггеров 3, 4 в составе элементов задержки перестанут воздействовать на RS-триггеры 1, 2.

Одновременное нулевое состояние RS-триггеров станет устойчивым и никакое дальнейшее воздействие на устройство по входам контролируемых парафазных последовательностей не может вывести его из этого устойчивого состояния.

Возобновление работы устройства возможно только сигналом на входе "б" начальной установки.

По временной диаграмме на фиг. 2 можно убедиться, что синхронизируемые элементы задержки задерживают сигналы, снимаемые с инверсных выходов RS-триггеров 1, 2, на полтакта частоты поступающей на вход тактовой последовательности B.

Данное устройство надежно фиксирует изменение фазы сигналов на одном из своих входов на 180^o и при этом переходит в защитное состояние, характеризуемое прекращением динамических сигналов, снимаемых с инверсных выходов синхронизируемых элементов задержки 3, 4.

Благодаря этому свойству устройство может быть использовано в составе устройств отвечающих за безопасность движения поездов как элемент контролирующий идентичность работы каналов обработки информации.

Благодаря тому, что из RS-триггеров 1, 2 в D-триггеры 3, 4 в составе синхронизированных элементов задержки информация переписывается только по перепаду из "0" в "1" сигналы на входе тактовой последовательности В устройства изменение положения фронта входного сигнала от его номинального значения вперед и назад на время меньше полупериода частоты, подаваемой на вход тактовой последовательности В, не приводит к нарушениям в работе устройства. По тем же причинам на работе устройства не сказывается возможный дребезг фронтов сигналов на входах a_I и a_II.