синхронный адаптивный мультиплексор

Формула изобретения

Синхронный адаптивный мультиплексор, содержащий блок управления и N узлов сопряжения передачи, в состав каждого из которых входят блок памяти и блок переключения режимов работы, отличающийся тем, что в него введены дешифратор адреса команд управления, дешифратор адреса считывания, дешифратор адреса записи, формирователь структуры цикла передачи, формирователь структуры цикла приема и N узлов сопряжения приема, в состав каждого из которых входят последовательно соединенные дешифратор команд, формирователь сигнала считывания и блок переключения режимов работы, выходы сигналов записи, считывания и двух сигналов переключения режимов работы которого соединены с соответствующими входами блока памяти, выход сигнала окончания цикла дешифратора команд соединен с соответствующими входами блока переключения режимов работы и блока памяти, информационные вход и выход которого являются соответственно информационными входом и выходом узла сопряжения приема, входом сигнала записи, входом опорного сигнала и входом адресного сигнала которого являются соответствующие входы блока переключения режимов работы, формирователя сигналов считывания и дешифратора команд, группа входов команд управления которого соединена с группой входов установки режимов скорости формирователя сигналов считывания и является группой входов данных узла сопряжения приема, в состав каждого из N узлов сопряжения передачи введены выделитель тактового синхросигнала и дешифратор команд, при этом информационный выход выделителя тактового синхросигнала соединен с соответствующим входом блока памяти, выход сигнала записи выделителя тактового синхросигнала соединен с соответствующим входом блока переключения режимов работы, вход сигнала окончания цикла которого и вход сигнала окончания цикла блока памяти соединены между собой и с соответствующим выходом дешифратора команд, выход сигнала разрешения установки режима скорости соединен с соответствующим входом выделителя тактового синхросигнала, информационный вход и вход опорного сигнала которого являются соответственно информационным входом и входом опорного сигнала узла сопряжения передачи, входом адресного сигнала и входом сигнала считывания которого являются соответствующие входы дешифратора команд и блока переключения режимов работы, а группа входов команд управления дешифратора команд соединена с группой входов сигналов установки режимов скорости выделителя тактового синхросигнала и является группой входов данных узла сопряжения передачи, а формирователи структуры цикла передачи и приема выполнены идентично в виде последовательно соединенных счетчика адресов, блока коммутации и блока оперативной памяти, а также блок переключения, два выхода управляющих сигналов которого соединены с соответствующими входами блока коммутации и блока оперативной памяти, а выход сигнала окончания цикла блока переключения соединен с соответствующим входом счетчика адресов, вход опорного сигнала которого является входом опорного сигнала формирователя структуры цикла, группой входов данных которого являются соединенные между собой группа входов управляющих сигналов блока коммутации и группа входов управления блока переключения, группа адресных входов которого соединена с группой адресных входов блока коммутации и является группой адресных входов формирователя структуры цикла, при этом группа адресных выходов блока управления соединена с соответствующей группой входов формирователей структуры цикла передачи и приема и дешифратора адреса команд управления, выходы которого соединены с адресными входами N блоков сопряжения передачи и приема, группа входов выходов данных блока управления соединена с соответствующей группой входов формирователя структуры цикла передачи и приема и N узлов сопряжения передачи и приема, выход формирователя структуры цикла передачи через дешифратор адреса считывания соединен с входом сигнала считывания N узлов сопряжения передачи, а выход формирователя структуры цикла приема через дешифратор адреса записи соединен с входом сигнала записи N узлов сопряжения приема.

Описание изобретения к патенту

Изобретение относится к устройствам многоканальной электросвязи и может использоваться в качестве аппаратуры временного объединения и разделения разноскоростных цифровых сигналов с синхронным вводом, входящей в состав интегральных систем коммутации передачи цифровых сетей связи.

Известны устройства временного объединения и разделения цифровых сигналов (Левин Л. С. Плоткин М.А. Цифровые системы передачи. М. Радио и связь, 1982; Иносэ Х. Интегральные цифровые сети связи. Введение в теорию и практику. М. Радио и связь, 1982).

Также известно устройство для асинхронного уплотнения каналов связи с использованием временного разделения сигналов (авт.св. СССР N479138), содержащее на передающей станции распределитель записи, m ячеек памяти записи, фазовый компаратор, формирователь команд, m ячеек считывания, схему ИЛИ, передатчик групповой синхронизации, блок изменения последовательности записи и блок выделения временной позиции Стаффинга, а на приемной станции m ячеек записи, m ячеек считывания, распределитель считывания, схему ИЛИ, генератор с фазовой автоподстройкой частоты, дешифратор команд, приемник групповой синхронизации, блок изменения последовательности считывания и блок выделения временной позиции Стаффинга.

Известные устройства временного объединения и разделения цифровых сигналов имеют постоянную структуру цикла передачи, фиксированный порядок следования канальных интервалов с посимвольным или групповым объединением. Иерархия скоростей объединяемых цифровых сигналов также фиксирована и каждый тактовый интервал цикла передачи жестко закреплен за соответствующим канальным интервалом.

При передаче цифровых сигналов, скорости которых отличаются от скоростей цифровых каналов, эффективность использования группового цифрового тракта значительно снижается. Это обусловлено тем, что необходимо использовать дополнительные устройства сопряжения, обеспечивающие объединение поступающих цифровых сигналов, если их скорости меньше скорости цифровых каналов, или объединение цифровых каналов, если скорости поступающих сигналов больше скорости передачи, обеспечиваемой этими каналами. В известных устройствах, как правило, используется многоступенчатое объединение (разделение) цифровых сигналов с различными скоростями.

Известно также устройство мультиплексор/концентратор цифрового сигнала (патент США N3959595), выбранное в качестве прототипа, в котором между формирователем группового цифрового сигнала и оконечными устройствами включены согласующие блоки по числу цифровых каналов, каждый из которых состоит из двух идентичных частей A и B, содержащих регистр сдвига (накопитель), счетчик числа информационных сигналов (импульсов), поступающих от источника в течение цикла передачи группового сигнала, декодер, передатчик служебной информации, регистр уменьшения величин, элементы И и ИЛИ, функционирующие под воздействием общего для всех блоков согласования устройства управления.

Запись информационных символов сигнала источника в течение цикла передачи T_ц(i) осуществляется, например, в зону A, а в течение этого же цикла производится считывание информационных символов из зоны B, которые были записаны туда в течение предыдущего цикла T_ц(i-1). Одновременно с записью информационных символов в регистр сдвига счетчик числа информационных символов производит их подсчет. Результат подсчета кодируется в двоичном коде и передается в зоне служебных кодограмм цикла передачи.

Цикл передачи группового цифрового сигнала состоит из циклового синхросигнала, следующих за ним служебных кодограмм по числу канальных интервалов. Каждая кодограмма содержит двоичный код, соответствующий числу информационных символов канала, которые будут переданы в данном цикле передачи. Далее следуют последовательно расположенные канальные интервалы переменной длины, т. е. занимающие различное число тактовых интервалов в цикле передачи.

Описываемое устройство (прототип) обеспечивает одноступенчатое объдинение цифровых сигналов с произвольными скоростями передачи при выполнении условия F_o F_n для всех F_n в любой момент времени, где F_n число информационных бит n-го сигнала источника, поступающего за цикл передачи группового сигнала; F₀ число тактовых интервалов (бит) цикла передачи, которые выделены для организации цифровых каналов.

Недостатками указанного устройства являются фиксированная структура цикла передачи, т. е. постоянное число организуемых канальных интервалов, а также наличие в каждом цикле передачи зоны служебных кодограмм, что приводит к снижению эффективности использования группового цифрового тракта и уменьшению помехоустойчивости.

Изобретение решает задачу повышения эффективности использования группового тракта и расширения функциональных возможностей устройства.

Поставленная задача достигается тем, что в устройстве дополнительно введены дешифратор адреса команд управления, дешифратор адреса считывания, дешифратор адреса записи, формирователь структуры цикла передачи, формирователь структуры цикла приема и N узлов сопряжения приема, в состав каждого из которых входят последовательно соединенные дешифратор команд, формирователь сигнала считывания и блок переключения режимов работы, выходы сигналов записи, считывания и двух сигналов переключения режимов работы которого соединены с соответствующими входами блока памяти, выход сигнала окончания цикла дешифратора команд соединен с соответствующими входами блока, переключения режимов и блока памяти, информационные вход и выход которого являются соответственно информационными входами и выходами узла сопряжения приема, входом сигнала записи, входом опорного сигнала и входом адресного сигнала которого являются соответствующие входы блока переключения режимов работы, формирователя сигналов считывания и дешифратора команд, группа входов команд управления которого соединена с группой входов установки режимов скорости формирователя сигналов считывания и является группой входов данных узла сопряжения приема, в состав каждого из N узлов сопряжения передачи введены выделитель тактового синхросигнала и дешифратор команд, при этом информационный выход выделителя тактового синхросигнала соединен с соответствующим входом блока памяти, выход сигнала записи выделителя тактового синхросигнала соединен с соответствующим входом блока переключения режимов работы, вход сигнала окончания цикла которого и вход сигнала окончания цикла блока памяти соединены между собой и с соответствующим выходом дешифратора команд, выход сигнала разрешения установки режима скорости соединен с соответствующим входом выделителя тактового синхросигнала, информационный вход и вход опорного сигнала которого являются соответственно информационным входом и входом опорного сигнала узла сопряжения передачи, входом адресного сигнала и входом сигнала считывания которого являются соответствующие входы дешифратора команд и блока переключения режимов работы, а группа входов команд управления дешифратора команд соединена с группой входов сигналов установки режимов скорости выделения тактового синхросигнала и является группой входов данных узла сопряжения передачи,

а формирователи структуры цикла передачи и приема выполнены идентично в виде последовательно соединенных счетчика адресов, блока коммутации и блока оперативной памяти, а также блока переключения, два выхода управляющих сигналов которого соединены с соответствующими входами блока коммутации и блока оперативной памяти, а выход сигнала окончания цикла блока переключения соединен с соответствующим входом счетчика адресов, вход опорного сигнала которого является входом опорного сигнала формирователя структуры цикла, группой входов данных которого являются соединенные между собой группа входов управляющих сигналов блока коммутации и группа входов управления блока переключения, группа адресных входов которого соединена с группой адресных входов блока коммутации и является группой адресных входов формирователя структуры цикла, при этом группа адресных выходов блока управления соединена с соответствующей группой входов формирователей структуры цикла передачи и приема дешифратора адреса команд управления, выходы которого соединены с адресными входами N блоков сопряжения передачи и приема, группа входов/выходов данных блока управления соединена с соответствующей группой входов формирователя структуры цикла передачи и приема и N узлов сопряжения передачи и приема, выход формирователя структуры цикла передачи через дешифратор адреса считывания соединен с входом сигнала считывания N узлов сопряжения передачи, а выход формирователя структуры цикла приема через дешифратор адреса записи соединен с входом сигнала записи N узлов сопряжения приема.

В устройстве прототипе обеспечивается одноступенчатое объединение разноскоростных цифровых сигналов, информационные символы которых последовательно размещаются в составе цикла передачи, содержащего, кроме того, цикловой синхросигнал и зону служебных кодограмм, а также зоны дополнительной информации о скоростях объединяемых сигналов в каждом цикле передачи.

Все это приводит к использованию части группового цифрового сигнала для передачи служебных символов устройств сопряжения и к неполному использованию тактовых интервалов в цифровых каналах, если скорости объединяемых сигналов не кратны скоростям передачи, обеспечиваемым этими каналами.

Введение в заявляемое устройство новых блоков с соответствующими связями обеспечивает одноступенчатое адаптивное объединение разноскоростных цифровых сигналов с произвольным размещением информационных символов в составе цикла передачи и исключение из него зоны служебных кодограмм. Суть предложения заключается в том, что групповой цифровой (тракт) сигнал, в котором сформированы циклы передачи, рассматриваются как некоторый общий ресурс для информационных символов объединяемых цифровых сигналов, а тактовые интервалы цикла передачи группового цифрового тракта являются полнодоступными для информационных и служебных символов объединяемых цифровых сигналов. Цифровые канальные интервалы требуемой скорости формируются по заявкам источников информации и только на время передачи этой информации. При этом используются свободные (на момент поступления заявки), произвольно расположенные тактовые интервалы группового цифрового тракта (сигнала).

Условием удовлетворения заявки источника является наличие достаточного числа свободных тактовых интервалов цикла передачи, обеспечивающих требуемую скорость. Взаимное расположение свободных тактовых интервалов в цикле передачи значения не имеет. После окончания передачи информации источника тактовые интервалы цикла передачи, занятые им, освобождаются и могут быть использованы для передачи сигналов других источников. Такой подход позволяет формировать произвольные длительности и структуры циклов передачи, обеспечивая эффективное одноступенчатое объединение разноскоростных цифровых сигналов.

В отличие от прототипа, у которого количество канальных интервалов определяется числом зон служебных кодограмм и является постоянным в течение времени функционирования устройства, в предлагаемом решении количество организуемых канальных интервалов может быть переменным, зависящим от соотношения скоростей объединяемых сигналов.

Условием организации нового канального интервала по заявке источника являются F_n F"₀, где F_n количество информационных бит сигнала источника, поступающих за цикл передачи, а F"₀ число свободных тактовых интервалов цикла передачи на момент поступления заявки.

Так как канальные интервалы цифровых каналов с заданной скоростью в заявленном решении организуются только на время передачи информации от источников, а тактовые интервалы цикла передачи полнодоступны для информационных символов источников, то суммарное число обслуженных источников информации будет больше (Иносэ Х. Интегральные цифровые сети связи. Введение в теорию и практику. М. Радио и связь, 1982), чем при фиксированном делении группового сигнала на канальные интервалы. Кроме того, в заявляемом устройстве из цикла передачи исключаются служебные кодограммы о количестве символов, передаваемых в канальных интервалах, что также увеличивает коэффициент использования группового цифрового сигнала в сравнении с прототипом. При закреплении тактовых интервалов цикла передачи за цифровыми каналами (как это делается в существующих устройствах) в предлагаемом решении можно получать и обычные фиксированные структуры циклов передачи, т.е. обеспечивать встречную работу с существующими цифровыми системами передачи.

Таким образом, заявляемое устройство обеспечивает повышение эффективности использования группового цифрового тракта и обладает более широкими функциональными возможностями по сравнению с известным техническим решением и прототипом.

На фиг. 1 представлена структурная схема синхронного адаптивного мультиплексора; на фиг. 2 структурная схема формирователя структуры цикла; на фиг. 3 -структурная схема узла сопряжения передачи; на фиг. 4 структурная схема узла сопряжения приема; на фиг. 5 функциональная схема блока управления с шинами данных и адресов; на фиг. 6 функциональная схема формирования структуры цикла; на фиг. 7 функциональная схема выделителя тактового синхросигнала, входящего в состав узла сопряжения передачи; на фиг. 8 функциональная схема блока памяти; на фиг. 9 функциональная схема блока переключения режимов работы; на фиг. 10 -функциональная схема формирователя сигнала считывания, входящего в состав узла сопряжения приема.

Синхронный адаптивный мультиплексор (фиг. 1) содержит блок управления 1, шину адресов 2, шину данных 3, дешифратор адресов команд управления 4, передающий и приемный узел.

Передающий узел содержит формирователь структуры цикла 5, дешифратор адресов считывания 6, узлы сопряжения передачи 7.

Приемный узел содержит формирователь структуры цикла 8, дешифратор адресов записи 9, узлы сопряжения приема 10.

Узел сопряжения передачи 7 и узел сопряжения приема 10 представляют собой согласующие узлы, число которых определяется количеством объединяемых и разделяемых сигналов.

Блок управления 1 посредством шины адресов 2 соединен с дешифратором команд управления 4 и адресными входами формирователей структуры цикла 5 и 8, посредством шины данных 3 с входами данных формирователей структуры цикла 5 и 8, а также с входами данных узла сопряжения передачи 7 и узла сопряжения приема 10.

Многопроводные выходы формирователя структуры цикла 5 соединены с соответствующими входами дешифратора адресов считывания 6, N выходов сигналов считывания которого соединены с соответствующими входами N узлов сопряжения передачи 7, входы сигналов управления которых соединены с соответствующими выходами дешифратора адресов команд управления 4. Многопроводные выходы формирователя структуры цикла 8 соединены с соответствующими входами дешифратора адресов записи 9, N выходов сигналов записи которого соединены с соответствующими входами N узлов сопряжения приема 10, входы сигналов управления которых соединены с соответствующими выходами дешифратора команд управления 4.

Формирователь структуры цикла (фиг. 2) содержит счетчик адресов 11, блок переключения 12, блок коммутации 13, блок оперативной памяти 14. Вход F_ог1 счетчика адресов 11 соединен с опорным генератором, формирующим сигнал опорного генератора, соответствующим тактовой частоте группового цифрового сигнала, вход 1 сигнала окончания цикла счетчика адресов 11 соединен с соответствующим выходом 3 блока переключений 12 и предназначен для установления счетчика адресов 11 в исходное состояние к началу каждого нового цикла передачи. Многопроводный выход 2 сигналов считывания счетчика адресов 11 соединен с входом 1 блока коммутации 13, на который поступают кодовые комбинации от счетчика адресов, являющихся адресами ячеек памяти блока оперативной памяти 14 в режиме считывания и одновременно номерами тактовых интервалов цикла передачи, вход 1 адресного сигнала блока переключения 12 подключен к шине адресов 2, а вход 2 блока переключения 12 к шине данных 3, по которым от блока управления 1 поступают сигналы управления на формирователи структуры цикла 5 и 8, выходы 1 и 2 сигналов переключения блока переключения 12, соединенные с соответствующими входами 4 и 5 блока коммутации 13, обеспечивают переключение блока коммутации 13 из одного состояния в другое, многопроводный адресный вход 2 блока коммутации 13 соединен с шиной адресов 2, а многопроводный вход данных 3 блока коммутации 13 с шиной данных 3 блока управления 1 и обеспечивает прием сигналов управления для блока оперативной памяти 14 в режиме записи, многопроводные адресные выходы 1 и 2 блока коммутации 13 соединены с соответствующими многопроводными входами 1 и 2 блока оперативной памяти 14 и обеспечивают передачу адресов ячеек памяти номеров тактовых интервалов от счетчика адресов 11 или от шины адресов 2, многопроводный выход 3 блока коммутации 13, соединенный с управляющим входом 3 блока оперативной памяти 14,

обеспечивает передачу сигнала управления в блок оперативной памяти от шины данных, переключающие входы 4 и 6 блока оперативной памяти 14, объединенные с аналогичными входами 4 и 5 блока коммутации 13, соединены с соответствующими выходами 1 и 2 блока переключения 12, который обеспечивает формирование сигналов переключения при изменении режимов работы оперативной памяти, многопроводный выход блока оперативной памяти 14 является выходом формирователей структуры цикла 5 и 8 и подключен к дешифратору адресов считывания 6 к дешифратору адресов записи 9 в приемном узле.

Узел сопряжения передачи 7 (фиг. 3) содержит выделитель тактового синхросигнала 15, дешифратор команд 16, блок памяти 17, блок переключения режимов работы 18. Информационный вход выделителя тактового синхросигнала 15 является информационным входом узла сопряжения передачи, вход F_ог2 выделителя тактового синхросигнала 15 предназначен для сигнала опорного генератора, поступающего от генераторного оборудования мультиплексора, многопроводный вход 1 выделителя тактового синхросигнала 15 соединен с шиной данных 3 и служит для установления режима скорости, вход 2 выделителя тактового синхросигнала предназначен для сигнала разрешения установки режима скорости F_pc, вырабатываемого дешифратором команд 16, информационный выход 2 выделителя тактового синхросигнала соединен с информационным входом 1 блока памяти 17, а выход 1 выделителя тактового синхросигнала подключен к входу 1 блока переключения режимов работы 18, вход 2 адресного сигнала дешифратора команд 16 соединен с соответствующими выходами дешифратора команд управления 4. На многопроводный вход 1 дешифратора команд 16 подаются кодовые комбинации от шины данных 3, обеспечивающие формирование сигнала разрешения установки режима скорости на выходе 2 дешифратора команд, соединенном с входом 2 выделителя тактового синхросигнала 15. Выход 1 сигнала окончания цикла F_ц дешифратора команд 16 соединен с соответствующими входами 2 блока переключения режимов работы 18 и блока памяти 17, входы 3 и 4 сигналов записи и считывания блока памяти 17 соединены соответственно с выходами 1 и 2 блока переключения режимов работы 18, входы 5 и 6 сигналов переключения режимов блока памяти 17 соединены с соответствующими выходами 3 и 4 блока переключения режимов работы. На вход 3 блока переключения режимов работы подается сигнал считывания F_c, сформированный на соответствующем выходе дешифратора адресов считывания 6.

Узел сопряжения приема 10 (фиг. 4) состоит из дешифратора команд 19, блока памяти 20, блока переключения режимов работы 21 и формирователя сигнала считывания 22. Информационным входом группового цифрового сигнала является вход Пр блока памяти 20, а выходом выделенного информационного сигнала для потребителя и одновременно выходом узла сопряжения приема 10 является выход (Вых) блока памяти 20.

Конструкция, взаимосвязи и назначение дешифратора команд 19, блока памяти 20, блока переключения режимов работы 21 узла сопряжения приема аналогичны соответствующим устройствам узла сопряжения передачи за исключением того, что вход 3 сигнала записи блока переключения режимов работы 21 подается сигнал F_з от дешифратора адресов записи в соответствующие тактовые интервалы передачи, а на вход 2 сигнала считывания блока переключения режимов работы 21 подается сигнал считывания F_с с соответствующего выхода 1 формирователя сигнала считывания 22, многопроводный вход 1 которого соединен с шиной данных 3 и служит для установки режима скорости, вход 3 опорного сигнала F_ог2 формирователя сигнала считывания 22 предназначен для сигнала опорного генератора оборудования мультиплексора, вход 2 формирователя сигнала считывания 22 для сигнала разрешения установки режима скорости F_рс, вырабатываемого дешифратором команд 19 на соответствующем выходе 2.

На фиг. 5 -10 представлены варианты построения функциональных схем блоков и узлов, входящих в предлагаемый синхронный адаптивный мультиплексор. Указанные блоки и узлы могут быть выполнены на базе интегральных схем (ИС) серий 155, 555, 564, 573, 1810, 580. Цепи питания на фиг. 5 10 опущены. Для построения функциональных схем использованы:

логические элементы И, И-НЕ К155ЛАЗ, 155ЛА10;

логические элементы ИЛИ, ИЛИ-НЕ К155ЛЕ1, 155ЛЕ3;

триггеры К155ТМ7, 155ТВ1, 155ТВ15;

делители частоты с переменным коэффициентом деления К155ИЕ7;

двоичные счетчики К155ИЕ7;

регистры К155ИР1, 155ИР27;

дешифраторы К155ИД3, 155ИД7;

оперативные запоминающие устройства К155РУ5, КМ132РУ6А;

постоянные запоминающие устройства К573РФ5;

микропроцессорный комплект К1810.

Подробное описание обозначений, а также алгоритмов функционирования ИС приведены в справочниках (Данилов Р.В. Кольцова С.А. Применение интегральных микросхем в электронной вычислительной технике./Под ред. Б.Н. Файзулаева, Б. В. Тарабрина. М. Радио и связь, 1986; Хвощ С.Е. Варлинский Н.Н. Попов Б.А. Микропроцессоры и микроЭВМ в системах автоматического управления./Под ред. С.Т. Хвоща. Л. Машиностроение, Ленинградское отделение, 1987).

На фиг. 5 представлена функциональная схема блока управления шиной адресов и шиной данных. Блок управления представляет собой специализированную микроЭВМ, построенную на базе микропроцессорного устройства комплекта К1810. Блок управления содержит непосредственно микропроцессор, постоянное запоминающее устройство (ПЗУ) и оперативное запоминающее устройство (ОЗУ). В ПЗУ находятся программы, определяющие алгоритм функционирования блока управления и всего синхронного адаптивного мультиплексора. ОЗУ обеспечивает хранение переменных величин таких, как структуры циклов передачи, распределения свободных и занятых тактовых интервалов, формируемые и принимаемые служебные сообщения.

При описании функционирования синхронного адаптивного мультиплексора в дальнейшем рассматриваются только функции блока управления объединением и разделением цифровых сигналов.

На фиг. 6 изображена функциональная схема формирователя структуры цикла. Формирователь структуры цикла состоит из адресного двоичного счетчика, блока переключения, блока коммутации и блока оперативной памяти.

Основу формирователя структуры цикла составляет блок оперативной памяти, состоящий, в свою очередь, из двух идентичных ОЗУ: ОЗУ 1 и ОЗУ 11. Емкость ОЗУ определяется количеством тактовых интервалов цикла передачи. Формирователь структуры цикла имеет два состояния: в одном ОЗУ 1 находится в режиме считывания и подключено адресными входами к счетчику адреса, выход сигнала считывания ОЗУ 1 подключен к входам дешифратора адресов считывания, а ОЗУ 11 находится в режиме записи и подключено к шине адресов данных блока управления; в другом ОЗУ 1 находится в режиме записи, а ОЗУ 11 в режиме считывания и подключены наоборот.

Каждая ячейка памяти ОЗУ соответствует определенному номеру тактового интервала цикла передачи. Блок управления обеспечивает запись узлов сопряжения передачи и приема (за которыми закрепляются соответствующие тактовые интервалы цикла передачи) в то ОЗУ, которое находится в режиме записи и подключено к шинам данных и адресов. После окончания формирования в ОЗУ (например, ОЗУ 11) структуры цикла блок управления формирует команду готовности к смене режима работы и передает ее на блок переключения, подключенный к шине данных и шине адресов. Команда дешифруется и запоминается регистром. Приход сигнала окончания цикла F_оц, формируемого блоком управления, вызывает смену комбинаций на выходах блока переключения, что обеспечивает переключение блока коммутации и режимов работы ОЗУ 1 и ОЗУ 11 блока оперативной памяти. Адресные входы ОЗУ 11 подключаются к выходам счетчика адресов, а выход ОЗУ 11 к входу дешифратора адресов считывания. Тогда ОЗУ 1 соответственно будет переведено в режим записи и подключено к шинам адресов и данных блока управления.

На вход опорного сигнала счетчика поступает сигнал генераторного оборудования, соответствующий частоте следования тактовых интервалов цикла передачи. Таким образом, из ОЗУ 11 в каждый тактовый интервал будет считываться в дешифратор адресов считывания номер узла сопряжения передачи (приема), за которым закреплен данный тактовый интервал. Каждый сигнал окончания цикла F_оц с выхода дешифратора блока переключения поступает на обнуляющий вход R₀ счетчика адресов, устанавливая его в исходное (нулевое) состояние, что обеспечивает циклический счет номеров тактовых интервалов, а соответственно и последовательное считывание из ячеек памяти ОЗУ номеров узлов сопряжения передачи (приема) от цикла к циклу.

При необходимости структуры цикла (поступление заявки или освобождения канального интервала) блок управления формирует новую структуру цикла и записывает ее в ОЗУ 1. Окончив формирование новой структуры цикла, блок управления обеспечивает переключение формирователя структуры цикла.

При таком построении формирователя структуры цикла быстродействие синхронного адаптивного мультиплексора, т. е. максимальная скорость группового цифрового сигнала, определяется только быстродействием ИС, составляющих его блок, а быстродействие блока управления определяет только время установления (разъединения) соединения.

На фиг. 7 представлена функциональная схема выделителя тактового синхросигнала, который обеспечивает выделение тактовой частоты из информационного сигнала, поступающего на информационный вход узла сопряжения передачи. Схема выполнена на основе цифрового устройства фазовой автоподстройки частоты. Информационный вход (Вх. инф.) выделителя тактового синхросигнала является одновременно информационным выходом узла сопряжения передачи. Многопроводной вход 1 установки режима скорости является входом регистра хранения, многопроводный выход которого соединен с установочным входом делителя с переменным коэффициентом деления, который вырабатывает тактовый сигнал с частотой, превышающей тактовую частоту информационного сигнала источника.

Сигнал внешнего генераторного оборудования мультиплексора поступает на вход С делителя с переменным коэффициентом деления для синхронизации этого делителя. Для ввода информационных сигналов в диапазоне скоростей 0,4-64,0 Кбит/с частота сигнала опорного генератора F_or2 составляет 6145843 Гц.

В процессе функционирования выделителя тактового синхросигнала на его информационном выходе 2 появляется информационный сигнал источника F_и, на выходе 1 сигнала записи соответствующий ему тактовый синхросигнал (сигнал записи F₃).

На фиг. 8 изображена функциональная схема блока памяти, состоящего из двух идентичных зон зоны А и зоны В, каждая из которых содержит запоминающее устройство (ЗУ) и адресный счетчик, формирующий код, являющийся адресом ячейки ЗУ, куда записывается (или откуда считывается) соответствующий информационный символ (бит).

В режиме записи информационный сигнал F_N поступает на входы D сигналов записи ЗУ, одновременно на выходы сигнала записи/считывания адресного счетчика поступают тактовые синхросигналы F_з и F_c от выделителя тактовых синхросигналов. На многопроводном выходе адресных счетчиков появляются комбинации, являющиеся адресами ячеек ЗУ, в один из которых записывается бит информационного сигнала, а из другого считывается бит информации.

В течение цикла передачи в ЗУ будет записано определенное число бит информационного сигнала, например, при F_И=2 Кбит/с 5 бит, F_И=16 Кбит/с 40 бит, F_и=64 Кбит/с -160 бит. По окончании цикла на вход сигнала окончания цикла R_О адресных счетчиков поступает сигнал окончания цикла F_ц, устанавливающий адресные счетчики в нулевое состояние, а на входы V₄ ЗУ поступает сигнал F_n переключения режима работы, который изменяет режимы работы ЗУ с записи на считывание и наоборот. Сигналом считывания F_с служит сигнал, вырабатываемый дешифратором адреса считывания в соответствии с комбинациями, которые поступают из формирователя структуры цикла (для узла сопряжения приема этот сигнал является сигналом записи, вырабатываемым дешифратором адресов записи). Сигнал F_с поступает на вход сигнала считывания/ записи адресного счетчика, на выходе которого появляется код адреса ячейки ЗУ, из которой считывается информационный символ на выход блока памяти. Так как состояния адресных счетчиков и ЗУ изменяются последовательно, то считывание информационных символов будет происходить в том же порядке, что и запись в предыдущем цикле.

Наличие двух идентичных зон А и В блока памяти позволяет сделать этот процесс непрерывным. В течение цикла передачи одна зона блока памяти работает на запись, а другая на считывание, а в следующем цикле наоборот.

На фиг. 9 представлена функциональная схема блока переключения режимов работы, обеспечивающего смену режимов записи и считывания зоны А и зоны В блока памяти. Командой переключения служит сигнал F_ц, поступающий на вход 1 сигнала окончания цикла триггера ТТ, в соответствии с сигналом F_ц сигнал записи F_з, поступающий на входы схем И, в одном из состояний триггера ТТ проходит с входа 3 сигнала записи на выход 1 сигнала записи/считывания, а в другом состоянии -с входа 3 на выход 2 сигнала считывания/записи; сигнал считывания F_с, поступающий на другие входы схем И, проходит с входа 2 сигнала считывания F_с на вход 2 сигнала считывания/записи в одном состоянии и на выход 1 сигнала записи/считывания в другом.

Блок переключения режимов работы формирует также сигналы переключения F_n, поступающие с триггера ТТ на другие элементы мультиплексора.

На фиг. 10 изображена функциональная схема формирователя сигнала считывания для узла сопряжения приема. Многопроводный вход 1 формирователя сигнала считывания является входом сигнала установки режима скорости регистра хранения, многопроводный выход которого соединен с установочным входом делителя с переменным коэффициентом деления, который вырабатывает сигнал считывания F_с для блока памяти. На вход 3 опорного сигнала делителя с переменным коэффициентом деления подается сигнал F_or2 от генераторного оборудования мультиплексора. Этот сигнал синхронизирует работу делителя с переменным коэффициентом деления, обеспечивая появление на выходе делителя с переменным коэффициентом деления сигнала F_с с частотой, соответствующей скорости принимаемого информационного сигнала.

Предлагаемое устройство работает следующим образом.

При поступлении заявки от источника информации на формирование канального интервала определенной пропускной способности (скорость передачи) блок управления определяет количество свободных тактовых интервалов цикла передачи. Если этого количества достаточно для передачи сигнала источника, то блок управления принимает решение на организацию канального интервала, при этом блок управления выбирает свободные узлы сопряжения передачи (приема), а их номера заносятся в ОЗУ блока управления. При этом номера ячеек памяти в ОЗУ блока управления соответствуют номерам тактовых интервалов цикла передачи, выделяемых для организации канального интервала. Блок управления формирует служебное сообщение на встречную (приемную) станцию об адресе заявки и количестве занимаемых тактовых интервалов цикла передачи. Так как начальное распределение тактовых интервалов на передающей и приемной сторонах одинаково, а при занятии ранее занятые тактовые интервалы игнорируются, то в ОЗУ блоков управления обеих встречных станций будут заняты и те же тактовые интервалы. Из своего ОЗУ блок управления переписывает данные для вновь образуемой структуры цикла передачи в формирователь структуры цикла. В ячейках памяти ОЗУ формирователя структуры цикла содержатся номера узлов сопряжения передачи (приема), за которыми закреплен канальный интервал. При этом каждой ячейке памяти ОЗУ соответствует определенный номер тактового интервала. Эти номера (их коды) считываются на вход дешифратора адресов считывания (записи). В соответствии с принятым кодом на определенном выходе дешифратора считывания (записи) в каждый тактовый интервал цикла передачи появляется сигнал считывания (записи) для определенного узла сопряжения передачи (приема).

Кроме того, блок управления формирует сигналы установки режима скорости для соответствующих узлов сопряжения передачи (приема). Этими сигналами устанавливаются коэффициенты деления делителей с переменным коэффициентом деления в выделителе тактового синхросигнала узла сопряжения передачи и в формирователе сигнала считывания узла сопряжения приема, обеспечивая передачу (прием) информационных сигналов пользователей с заданной скоростью. Блок управления с помощью дешифратора адресов команд управления и дешифратора команд формирует также периодический сигнал окончания цикла F_ц, который определяет длительность цикла передачи и число тактовых интервалов в нем.

Цифровой сигнал источника поступает на вход узла сопряжения передачи, где в выделителе тактового синхросигнала происходит выделение его тактовой частоты, являющейся в дальнейшем сигналом записи F_з для блока памяти узла сопряжения передачи. Далее информационный сигнал поступает в блок памяти. Блок памяти состоит из двух идентичных зон: зоны А и зоны В. В период действия цикла передачи T_ц(i) зона А, например, функционирует в режиме записи, а зона В в режиме считывания информации, записанной в период Т_ц(i-1). В зону А в течение цикла Т_ц(i) записываются информационные сигналы (биты) сигнала источника в соответствии с сигналами записи F_з, формируемыми выделителем тактового синхросигнала. По окончании цикла передачи по сигналу F_ц блок переключения режимов работы осуществляет переключение зоны А из режима записи в режим считывания, а зоны В из режима считывания в режим записи.

В следующем цикле T_ц(i-1) происходит считывание информации из зоны А. Сигналами считывания F_с служат импульсы, появляющиеся на соответствующем выходе дешифратора адресов считывания в те тактовые интервалы, которые выделены для организации данного канального интервала. Такой процесс происходит непрерывно в соответствии с сигналами окончания цикла F_ц во всех узлах сопряжения передачи, занятых передачей информации. В результате на выходе узла сопряжения передачи формируется групповой цифровой сигнал.

Разделение цифровых сигналов осуществляется следующим образом. Групповой цифровой сигнал поступает на все узлы сопряжения приема, которые построены и функционируют аналогично узлам сопряжения передачи. Отличием является то, что сигналом записи F_з является сигнал, формируемый дешифратором адресов записи, а сигналом считывания служит сигнал F_с, формируемый формирователем сигнала считывания в соответствии с заданной скоростью информационного сигнала. Тот узел сопряжения приема, который определен для выделения из группового сигнала требуемого канального интервала, получает от блока управления сигнал (код) установки режима скорости F_рс. Этот сигнал дешифрируется и запоминается в регистре хранения формирователя сигнала считывания, устанавливая коэффициент деления делителя с переменным коэффициентом деления.

Формирователь формирует сигнал считывания F_с. В соответствии с сигналами записи F_з, поступающими на данный узел сопряжения приема в те тактовые интервалы, которые выделены для канального интервала, из группового цифрового сигнала выделяются и записываются в одну из зон блока памяти информационные символы (биты) сигнала для получателя. По окончании цикла по сигналу F_ц зоны А и В блока памяти переключаются с режима записи на считывание (и наоборот), и в течение следующего цикла по сигналам F_с информационные символы считываются на выход узла сопряжения приема. Такой процесс происходит непрерывно для всех узлов сопряжения приема, занятых выделением канальных интервалов из группового цифрового сигнала.

Предлагаемое устройство синхронный адаптивный мультиплексор позволяет создать высокоэффективную аппаратуру объединения и разделения разноскоростных цифровых сигналов. При этом достигается унификация оборудования систем передачи за счет возможности формирования групповых сигналов с различными скоростями и структурами циклов передачи одним и тем же устройством с одновременным отказом от индивидуального оборудования цифровых каналов с различными скоростями передачи.