устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания

Формула изобретения

1. Устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания, содержащее датчик частоты вращения, первый и второй формирователи, первый счетчик, первый и второй регистры, первый и второй элементы сравнения, генератор импульсов, вычислитель и первый индикатор, причем первый выход датчика частоты вращения подключен к входу первого формирователя, прямой информационный выход первого регистра подключен к первому входу вычислителя и первому входу первого элемента сравнения, а прямой информационный выход второго регистра подключен к второму входу вычислителя и первому входу второго элемента сравнения, выход вычислителя подключен к входу первого индикатора, отличающееся тем, что в него введены датчик синхронизации, третий, четвертый и пятый формирователи, делитель частоты, блок управления, второй, третий, четвертый, пятый, шестой, седьмой и восьмой счетчики, первый и второй коммутаторы, первое и второе оперативное запоминающие устройства и второй индикатор, причем выход датчика синхронизации подключен к входу третьего формирователя, выход которого соединен с первым входом блока управления, второй выход датчика частоты вращения подключен к входу второго формирователя, выход которого соединен с вторым входом блока управления, выход первого формирователя подключен к третьему входу блока управления и первому входу пятого формирователя, выход генератора импульсов соединен с четвертым входом блока управления и входом делителя частоты, первый выход которого подключен к второму входу пятого формирователя, второй выход к пятому входу блока управления и первому входу четвертого формирователя, первый выход блока управления соединен со счетным входом пятого счетчика, второй выход блока управления подключен к счетному входу первого счетчика, информационный выход которого соединен с первым входом первого коммутатора, третий выход блока управления подключен к второму входу первого коммутатора, четвертый выход блока управления подсоединен к счетному входу второго счетчика, информационный выход которого подключен к третьему входу первого коммутатора, пятый выход блока управления соединен с вторым входом четвертого формирователя, первый и второй выходы которого подключены к входам обнуления соответственно первого и второго счетчиков, третий и четвертый выходы к первым входам соответственно первого и второго оперативных запоминающих устройств, а пятый и шестой выходы к входам обнуления соответственно третьего и четвертого счетчиков, шестой выход блока управления подсоединен к счетному входу третьего счетчика, информационный выход которого подключен к первому входу второго коммутатора, седьмой выход блока управления соединен с вторым входом второго коммутатора, восьмой выход блока управления подключен к счетному входу четвертого счетчика, информационный выход которого соединен с третьем входом второго коммутатора, девятый и десятый выходы блока управления подключены к счетным входам соответственно шестого и седьмого счетчиков, информационные выходы первого и второго коммутаторов соединены с вторыми входами соответственно первого и второго операционных запоминающих устройств, третьи входы которых подключены к информационным выходам соответственно пятого и шестого счетчиков, первый и второй выходы пятого формирователя соединены соответственно с счетным входом и входом обнуления восьмого счетчика, выход которого подключен к входу второго индикатора, информационный выход первого оперативного запоминающего устройства соединен с информационными входами первого и второго регистров и вторыми входами первого и второго элементов сравнения, выходы которых подключены к синхронизирующим входам соответственно первого и второго регистров, а информационные выходы седьмого счетчика и второго оперативного запоминающего устройства соответственно к третьему и четвертому входам вычислителя.

2. Устройство по п.1, отличающееся тем, что генератор импульсов содержит первый, второй и третий логические элементы 2И НЕ, резисторы, конденсатор и кварцевый резонатор, причем входы и выходы первого и второго логических элементов соединены между собой через резисторы, выход первого логического элемента подключен через конденсатор к входам второго логического элемента, выход которого соединен с входами третьего логического элемента и через кварцевый резонатор с входами первого логического элемента, а выход третьего логического элемента выход генератора импульсов.

3. Устройство по п.1, отличающееся тем, что первый и второй формирователи содержат каждый первый, второй и третий конденсаторы, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый резисторы, первый, второй и третий операционные усилители, первый, второй и третий диоды, стабилитрон и инвертор, причем прямой вход первого операционного усилителя подключен через последовательно соединенные первый резистор и первый конденсатор к источнику нулевого потенциала, а точка их соединения вход каждого формирователя, инверсный вход первого операционного усилителя соединен через второй резистор с источником нулевого потенциала, первый вход питания первого операционного усилителя подключен к источнику положительного напряжения, второй вход питания к источнику отрицательного напряжения, а выход через третий резистор соединен с его инверсным входом и через шестой резистор с прямым входом второго операционного усилителя, последовательно соединенные четвертый и пятый резисторы подключены соответственно к источнику положительного напряжения и источнику нулевого потенциала, а точка их соединения подключена через седьмой резистор к инверсному входу второго операционного усилителя, первый вход питания которого соединен с источником положительного напряжения, второй вход питания с источником нулевого потенциала, а выход второго операционного усилителя соединен через восьмой резистор с его прямым входом, который подключен к катоду первого диода, анод которого соединен с источником нулевого потенциала, выход второго операционного усилителя через последовательно соединенные второй конденсатор, девятый и десятый резисторы подключен к инверсному входу третьего операционного усилителя, точка соединения девятого и десятого резисторов через параллельно соединенные второй и третий диоды и третий конденсатор подключена к источнику нулевого потенциала, причем катод второго диода соединен с анодом третьего диода, прямой вход и вход коррекции третьего операционного усилителя подключены к источнику нулевого потенциала, первый вход питания третьего операционного усилителя соединен с источником положительного напряжения, второй вход питания с источником отрицательного напряжения, а выход через одиннадцатый резистор подключен к входу инвертора, который подключен к катоду стабилитрона, анод которого соединен с источником нулевого потенциала, а выход инвертора выход каждого формирователя.

4. Устройство по п.1, отличающееся тем, что третий формирователь содержит первый, второй, третий, четвертый, пятый, шестой, седьмой подстроечный, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый резисторы, первый, второй и третий операционные усилители, первый, второй и третий диоды, первый и второй конденсаторы, стабилитрон и инвертор, причем прямой вход первого операционного усилителя подключен через первый резистор к источнику нулевого потенциала, инверсный вход через второй резистор к входу третьего формирователя, первый вход питания первого операционного усилителя подключен к источнику положительного напряжения, второй вход питания к источнику отрицательного напряжения, а выход через четвертый резистор соединен с его инверсным входом, который подключен через третий резистор к источнику нулевого потенциала, выход первого операционного усилителя через девятый резистор соединен с прямым входом операционного усилителя, последовательно соединенные пятый, шестой и седьмой подстроечный резисторы подключены пятым резистором к источнику положительного напряжения и седьмым подстроечным резистором к источнику нулевого потенциала, а точка соединения пятого и шестого резисторов подключена через восьмой резистор к инверсному входу второго операционного усилителя, выход которого соединен через десятый резистор с прямым входом второго операционного усилителя, который подключен к катоду первого диода, анод которого соединен с источником нулевого потенциала, выход второго операционного усилителя через последовательно соединенные первый конденсатор, одиннадцатый и двенадцатый резисторы подключен к инверсному входу третьего операционного усилителя, точка соединения одиннадцатого и двенадцатого резисторов через параллельно соединенные второй и третий диоды и второй конденсатор подключена к источнику нулевого потенциала, причем катод второго диода соединен с анодом третьего диода, прямой вход и вход коррекции третьего операционного усилителя подключены к источнику нулевого потенциала, первый вход питания третьего операционного усилителя соединен с источником положительного напряжения, второй вход питания с источником отрицательного напряжения, а выход через тринадцатый резистор подключен к входу инвертора, который подключен к катоду стабилитрона, анод которого соединен с источником нулевого потенциала, а выход инвертора выход третьего формирователя.

5. Устройство по п. 1, отличающееся тем, что четвертый формирователь содержит делитель частоты, первый и второй инверторы, первую и вторую схемы совпадения, первый, второй, третий и четвертый каналы формирования сигналов, каждый из которых содержит первую и вторую схемы совпадения, первый, второй, третий, четвертый, пятый и шестой D-триггеры, инвертор, триггер запрета и конденсатор, причем параллельно соединенные первые входы первых схем совпадения первого, второго, третьего и четвертого каналов формирования сигналов первый вход четвертого формирователя, параллельно соединенные вход первого инвертора, первый вход синхронизации делителя частоты, второй вход первой схемы совпадения первого канала формирования сигналов, первый и второй входы инвертора первого канала формирования сигналов и первый вход второй схемы совпадения первого канала формирования сигналов второй вход четвертого формирователя, выход первого инвертора подключен к второму входу первой схемы совпадения второго канала формирования сигналов, первый выход делителя частоты соединен с его вторым входом синхронизации, второй выход подключен к второму входу первой схемы совпадения третьего канала формирования сигналов и входу второго инвертора, выход которого соединен с вторым входом первой схемы совпадения четвертого канала формирования сигналов, выход инвертора в каждом канале формирования сигналов подключен через конденсатор к источнику нулевого потенциала и второму входу второй схемы совпадения, выход которой соединен с R-входами первого, второго, третьего, четвертого, пятого, шестого D-триггеров и триггера запрета, инверсный выход которого подключен к третьему входу первой схемы совпадения, выход которой соединен с входом синхронизации первого D-триггера, инверсный выход которого подключен к входам синхронизации второго, третьего, четвертого, пятого и шестого D-триггеров и D-входу первого D-триггера, инверсный выход второго D-триггера соединен с D-входом третьего D-триггера, прямой выход которого подключен к D-входу четвертого D-триггера, выход которого соединен с D-входом пятого D-триггера, выход которого подключен к D-входу шестого D-триггера, инверсный выход которого соединен с D-входом второго D-триггера и S-входом триггера запрета, инверсные выходы пятых D-триггеров первого и второго каналов формирования сигналов соответственно первый и второй выходы четвертого формирователя, инверсные выходы третьих D-триггеров первого и второго каналов формирования сигналов подключены соответственно к первому и второму входам первой схемы совпадения четвертого формирователя, выход которой третий выход четвертого формирователя, инверсные выходы третьих D-триггеров и четвертого каналов формирования сигналов соединены соответственно с первым и вторым входами второй схемы совпадения четвертого формирователя, выход которой четвертый выход четвертого формирователя, инверсные выходы пятых D-триггеров третьего и четвертого каналов формирования сигналов соответственно пятый и шестой выходы четвертого формирователя.

6. Устройство по п.1, отличающееся тем, что пятый формирователь содержит D-триггер, конденсатор, резистор, диод и элемент совпадения, причем первый вход элемента совпадения первый вход пятого формирователя, вход синхронизации D-триггера второй вход пятого формирователя, прямой выход D-триггера подключен к второму входу элемента совпадения, выход которого - первый выход пятого формирователя, инверсный выход D-триггера соединен с его D-входом и через конденсатор и параллельно соединенные резистор и диод подключен к источнику положительного напряжения, причем к источнику положительного напряжения подключен катод диода, а точка соединения конденсатора, резистора и диода второй выход пятого формирователя.

7. Устройство по п. 1, отличающееся тем, что блок управления содержит первый, второй, третий, четвертый, пятый и шестой делители частоты, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый элементы совпадения, первый, второй, третий, четвертый, пятый, шестой и седьмой триггеры, триггер режима работы, триггер синхронизации, инвертор, первый и второй элементы ИЛИ, первый и второй кнопочные включатели, причем первый вход первого элемента совпадения первый вход блока управления, второй вход первого элемента совпадения соединен через первый кнопочный включатель с источником нулевого потенциала, а выход с S-входом первого триггера, прямой выход которого подключен к первому входу второго элемента совпадения, второй вход которого второй вход блока управления, выход второго элемента совпадения подключен к S-входу второго триггера, прямой выход которого соединен с первым входом пятого элемента совпадения, первый вход синхронизации первого делителя частоты третий вход блока управления, первый и второй R-входы первого делителя частоты подключены к источнику нулевого потенциала, первый выход подключен к его второму входу синхронизации, а второй выход соединен с вторым входом пятого элемента совпадения, параллельно соединенные первый вход синхронизации второго делителя частоты, первые входы седьмого и восьмого элементов совпадения четвертый вход блока управления, а первый вход четвертого элемента совпадения пятый вход блока управления, первый и второй R-входы второго и третьего делителей частоты подключены к источнику нулевого потенциала, первый выход второго делителя частоты соединен с его вторым входом синхронизации, а второй выход с первыми входами тринадцатого и четырнадцатого элементов совпадения и первым входом синхронизации третьего делителя частоты, первый выход которого подключен к его второму входу синхронизации, а второй выход к первому входу третьего элемента совпадения, выход пятого элемента совпадения подключен к первым входам десятого, одиннадцатого и двенадцатого элементов совпадения, первому и второму входам синхронизации пятого делителя частоты и входу синхронизации триггера синхронизации, инверсный выход которого соединен с его D-входом, вторым входом восьмого элемента совпадения и входом синхронизации пятого триггера, прямой выход которого подключен к первому входу девятого элемента совпадения, выход которого соединен с вторым входом одиннадцатого элемента совпадения и входом синхронизации шестого триггера, прямой выход которого подключен к второму входу двенадцатого элемента совпадения, выход которого соединен с первым входом первого элемента ИЛИ, прямой выход триггера синхронизации подключен к второму входу девятого элемента совпадения, второму входу седьмого элемента совпадения и входу синхронизации третьего триггера, выход пятого делителя частоты соединен с входом синхронизации седьмого триггера, прямой выход которого подключен к второму входу тринадцатого элемента совпадения, первому входу второго элемента ИЛИ и первому входу синхронизации шестого делителя частоты, инверсный выход седьмого триггера к его D-входу и второму входу четырнадцатого элемента совпадения, первый выход шестого делителя частоты соединен с его вторым входом синхронизации, а второй выход с вторым входом десятого элемента совпадения, выход которого подключен к S-входу триггера режима работы, прямой выход которого подключен к второму входу четвертого элемента совпадения, а инверсный выход к третьим входам пятого, седьмого, восьмого, тринадцатого и четырнадцатого элементов совпадения и D- и R-входам третьего триггера, прямой выход которого соединен с вторым входом третьего элемента совпадения, выход четвертого элемента совпадения подключен к первому входу шестого элемента совпадения, выход которого соединен с первым входом синхронизации четвертого делителя частоты и входом инвертора, выход которого подключен к второму входу первого элемента ИЛИ, выход которого первый выход блока управления, первый выход четвертого делителя частоты соединен с его вторым входом синхронизации, второй выход с вторым входом второго элемента ИЛИ и D- и R-входами четвертого триггера, C-вход которого через второй кнопочный включатель подключен к источнику нулевого потенциала, а прямой выход к второму входу шестого элемента совпадения, выход седьмого элемента совпадения второй выход блока управления, прямой выход триггера синхронизации третий выход блока управления, выходы восьмого, одиннадцатого и тринадцатого элементов совпадения соответственно четвертый, пятый и шестой выходы блока управления, прямой выход седьмого триггера седьмой выход блока управления, выходы четырнадцатого элемента совпадения, второго элемента ИЛИ и третьего элемента совпадения соответственно восьмой, девятый и десятый выходы блока управления.

8. Устройство по п.1, отличающееся тем, что первый и второй коммутаторы содержат каждый первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой двухразрядные мультиплексоры, причем первые информационные входы каждого разряда всех мультиплексоров первый вход каждого коммутатора, вторые входы каждого коммутатора, вторые информационные входы каждого разряда всех мультиплексоров второй вход каждого коммутатора, параллельно соединенные первые адресные входы всех мультиплексоров третий вход каждого коммутатора, параллельно соединенные вторые адресные входы всех мультиплексоров подключены к источнику нулевого потенциала, а первый и второй выходы всех мультиплексоров выход каждого коммутатора.

9. Устройство по п. 1, отличающееся тем, что первый и второй элементы сравнения содержат каждый первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый и шестнадцатый одноразрядные сумматоры, первый, второй, третий и четвертый элементы совпадения, первый, второй, третий, четвертый и пятый инверторы, первый и второй элементы ИЛИ, триггер и кнопочный включатель, причем первый вход первого сумматора подключен к источнику нулевого потенциала, первые входы второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого сумматоров соединены с выходами переноса соответственно первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого и пятнадцатого сумматоров, вторые входы всех сумматоров первый вход каждого элемента сравнения, входы переноса всех сумматоров второй вход каждого элемента сравнения, выходы суммы первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого сумматоров подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам первого элемента совпадения, выходы суммы девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого сумматоров соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам второго элемента совпадения, выходы первого и второго элементов совпадения соединены с входами соответственно первого и второго инверторов, выходы которых подключены соответственно к первому и второму входам третьего элемента совпадения, выход которого соединен с первым входом четвертого элемента совпадения и через третий инвертор с первым входом первого элемента ИЛИ, выход переноса шестнадцатого сумматора подключен к входу четвертого инвертора и второму входу четвертого элемента совпадения, выход которого через пятый инвертор соединен с вторым входом первого элемента ИЛИ, выход четвертого инвертора подключен к третьему входу первого элемента ИЛИ, выход которого соединен с S-входом триггера, R-вход которого подключен через кнопочный включатель к источнику нулевого потенциала, инверсный выход триггера соединен с первым входом второго элемента ИЛИ, при этом для первого элемента сравнения второй вход второго элемента ИЛИ подключен к выходу пятого инвертора, для второго элемента сравнения второй вход второго элемента ИЛИ к выходу четвертого инвертора, а выход второго элемента ИЛИ является выходом каждого элемента сравнения.

Описание изобретения к патенту

Изобретение относится к измерительной технике и может быть использовано в процессе диагностирования технического состояния двигателей внутреннего сгорания, их доводки и испытания.

Известно устройство для измерения неравномерности частоты вращения вала, содержащее датчик частоты вращения, усилители, формирователь импульсов зажигания (момента впрыска) определенного цилиндра двигателя, блок сравнения действительной и заданной частоты вращения вала, триггеры совпадения, элементы совпадения, триггер запуска, триггер запрета, генератор опорной частоты, триггер синхронизации, блок выбора режима работы, буферные счетчики, формирователь сигналов сброса и записи, коммутатор, счетчик адреса, запоминающее устройство и блок индикации [1] Оно позволяет измерять до 256 значений временных интервалов между смежными импульсами датчика частоты вращения вала с последующей записью результатов измерения в оперативное запоминающее устройство.

Недостатком этого устройства является большая трудоемкость определения неравномерности вращения вследствие необходимости вывода результатов измерения из оперативного запоминающего устройства, определения максимального, минимального и среднего значений частоты вращения коленчатого вала двигателя в пределах одного или нескольких циклов его работы и вычисления среднего значения коэффициента неравномерности вращения.

Наиболее близким техническим решением, выбранным в качестве прототипа, является устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания, содержащее датчик частоты вращения, формирователи, счетчик, регистры, элементы сравнения, генератор импульсов, вычислитель, индикатор и элементы "И" [2] Устройство позволяет последовательно измерять периоды следования импульсов датчика частоты вращения с одновременной селекцией и запоминанием их максимального и минимального значений, вычислять по этим значениям и периодически индицировать значение коэффициента неравномерности вращения, а также значения максимальной и минимальной скорости вращения в пределах заданного числа угловых интервалов поворота коленчатого вала.

Недостатками известного устройства являются невысокая точность контроля неравномерности вращения и его недостаточные функциональные возможности. Невысокая точность контроля неравномерности вращения объясняется искажением измеряемой информации вследствие использования в устройстве одного счетчика формирования эквивалента времени поворота вала на определенный угол. Формируемые при этом временные эквиваленты поворота вала на известный дискретный угол будут отличаться от их действительных значений, так как начало измерения временного интервала происходит с задержкой на величину длительности импульса обнуления с выхода второго формирователя. Среднее значение частоты вращения, необходимое для вычисления коэффициента неравномерности вращения, определяется полусуммой максимального и минимального значений частоты вращения, что не соответствует ее действительному среднему значению, которое должно определяться как среднеарифметическое значение частоты вращения за определенное число угловых интервалов. Кроме того, процесс измерения периодов следования импульсов от датчика частоты вращения не синхронизирован с рабочим ходом определенного цилиндра двигателя, а весь массив текущих значений этих периодов нигде не фиксируется, что не позволяет определять коэффициент неравномерности вращения последовательно по отдельным цилиндрам в пределах одного или нескольких циклов работы двигателя и, следоватедльно, оценивать их техническое состояние. Контроль неравномерности вращения осуществляется без одновременного контроля скоростного режима двигателя, хотя с его изменением изменяется и неравномерность вращения. Все это сужает функциональные возможности устройства.

Задачей изобретения является повышение точности контроля неравномерности вращения и расширение функциональных возможностей устройства за счет более точного определения среднего значения частоты вращения, возможности определения неравномерности вращения по отдельным цилиндрам и контроля скоростного режима двигателя.

Поставленная задача достигается тем, что в известное устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания, содержащее датчик частоты вращения, первый и второй формирователи, первый счетчик, первый и второй регистры, первый и второй элементы сравнения, генератор импульсов, вычислитель и первый индикатор, причем первый выход датчика частоты вращения подключен к входу первого формирователя, прямой информационный выход первого регистра подключен к первому входу вычислителя и первому входу первого элемента сравнения, а прямой информационный выход второго регистра подключен к второму входу вычислителя и первому входу второго элемента сравнения, выход вычислителя подключен к входу первого индикатора, введены датчик синхронизации, третий, четвертый и пятый формирователи, делитель частоты, блок управления, второй, третий, четвертый, пятый, шестой, седьмой и восьмой счетчики, первый и второй коммутаторы, первое и второе оперативные запоминающие устройства и второй индикатор, причем выход датчика синхронизации подключен к входу третьего формирователя, выход которого соединен с первым входом блока управления, второй выход датчика частоты вращения подключен к входу второго формирователя, выход которого соединен с вторым входом блока управления, выход первого формирователя подключен к третьему входу блока управления и первому входу пятого формирователя, выход генератора импульсов соединен с четвертым входом блока управления и входом делителя частоты, первый выход которого подключен к второму входу пятого формирователя, второй выход к пятому входу блока управления и первому входу четвертого формирователя, первый выход блока управления соединен со счетным входом пятого счетчика, второй выход блока управления подключен к счетному входу первого счетчика, информационный выход которого соединен с первым входом первого коммутатора, третий выход блока управления подключен к второму входу первого коммутатора, четвертый выход блока управления подсоединен к счетному входу второго счетчика, информационный выход которого подключен к третьему входу первого коммутатора, пятый выход блока управления соединен с вторым входом четвертого формирователя, первый и второй выходы которого подключены к входам обнуления соответственно первого и второго счетчиков, третий и четвертый выходы к первым входам соответственно первого и второго оперативных запоминающих устройств, а пятый и шестой выходы к входам обнуления соответственно третьего и четвертого счетчиков, шестой выход блока управления подсоединен к счетному входу третьего счетчика, информационный выход которого подключен к первому входу второго коммутатора, седьмой выход блока управления соединен с вторым входом второго коммутатора, восьмой выход блока управления подключен к счетному входу четвертого счетчика, информационный выход которого соединен с третьим входом второго коммутатора, девятый и десятый выходы блока управления подключены к счетным входам соответственно шестого и седьмого счетчиков, информационные выходы первого и второго коммутаторов соединены с вторыми входами соответственно первого и второго оперативных запоминающих устройств, третьи входы которых подключены к информационным выходам соответственно пятого и шестого счетчиков, первый и второй выходы пятого формирователя соединены соответственно с счетным входом и входом обнуления восьмого счетчика, выход которого подключен к входу второго индикатора, информационный выход первого оперативного запоминающего устройства соединен с информационными выходами первого и второго регистров и вторыми входами первого и второго элементов сравнения, выходы которых подключены к синхронизирующим входам соответственно первого и второго регистров, а информационные выходы седьмого счетчика и второго оперативного запоминающего устройства соответственно к третьему и четвертому входам вычислителя.

Генератор импульсов содержит первый, второй и третий логические элементы "2И-НЕ", резисторы, конденсатор и кварцевый резонатор, причем входы и выходы первого и второго логических элементов соединены между собой через резисторы, выход первого логического элемента подключен через конденсатор к входам второго логического элемента, выход которого соединен с входами третьего логического элемента и через кварцевый резонатор с входами первого логического элемента, а выход третьего логического элемента выход генератора импульсов.

Первый и второй формирователи содержат каждый первый, второй и третий конденсаторы, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый резисторы, первый, второй и третий операционные усилители, первый, второй и третий диоды, стабилитрон и инвертор, причем прямой вход первого операционного усилителя подключен через последовательно соединенные первый резистор и первый конденсатор к источнику нулевого потенциала, а точка их соединения вход каждого формирователя, инверсный вход первого операционного усилителя соединен через второго резистор с источником нулевого потенциала, первый вход питания первого операционного усилителя подключен к источнику положительного напряжения, второй вход питания к источнику отрицательного напряжения, а выход через третий резистор соединен с его инверсным входом и через шестой резистор с прямым входом второго операционного усилителя, последовательно соединенные четвертый и пятый резисторы подключены соответственно к источнику положительного напряжения и источнику нулевого потенциала, а точка их соединения подключена через седьмой резистор к инверсному входу второго операционного усилителя, первый вход питания которого соединен с источником положительного напряжения, второй вход питания с источником нулевого потенциала, а выход второго операционного усилителя соединен через восьмой резистор с его прямым входом, который подключен к катоду первого диода, анод которого соединен с источником нулевого потенциала, выход второго операционного усилителя через последовательно соединенные второй конденсатор, девятый и десятый резисторы подключен к инверсному входу третьего операционного усилителя, точка соединения девятого и десятого резисторов через параллельно соединенные второй и третий диоды и третий конденсатор подключена к источнику нулевого потенциала, причем катод второго диода соединен с анодом третьего диода, прямой вход и вход коррекции третьего операционного усилителя подключены к источнику нулевого потенциала, первый вход питания третьего операционного усилителя соединен с источником положительного напряжения, второй вход питания с источником отрицательного напряжения, а выход через одиннадцатый резистор подключен к входу инвертора, который подключен к катоду стабилитрона, анод которого соединен с источником нулевого потенциала, а выход инвертора выход каждого формирователя.

Третий формирователь содержит первый, второй, третий, четвертый, пятый, шестой, седьмой подстроечный, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый резисторы, первый, второй и третий операционные усилители, первый, второй и третий диоды, первый и второй конденсаторы, стабилитрон и инвертор, причем прямой вход первого операционного усилителя подключен через первый резистор к источнику нулевого потенциала, инверсный вход через второй резистор вход третьего формирователя, первый вход питания первого операционного усилителя подключен к источнику положительного напряжения, второй вход питания к источнику отрицательного напряжения, а выход через четвертый резистор соединен с его инверсным входом, который подключен через третий резистор к источнику нулевого потенциала, выход первого операционного усилителя через девятый резистор соединен с прямым входом второго операционного усилителя, последовательно соединенные пятый, шестой и седьмой подстроечный резисторы подключены пятым резистором к источнику положительного напряжения и седьмым подстроечным резистором к источнику нулевого потенциала, а точка соединения пятого и шестого резисторов подключена через восьмой резистор к инверсному входу операционного усилителя, выход которого соединен через десятый резистор с прямым входом второго операционного усилителя, который подключен к катоду первого диода, анод которого соединен с источником нулевого потенциала, выход второго операционного усилителя через последовательно соединенные первый конденсатор, одиннадцатый и двенадцатый резисторы подключен к инверсному входу третьего операционного усилителя, точка соединения одиннадцатого и двенадцатого резисторов через параллельно соединенные второй и третий диоды и второй конденсатор подключена к источнику нулевого потенциала, причем катод второго диода соединен с анодом третьего диода, прямой вход и вход коррекции третьего операционного усилителя подключены к источнику нулевого потенциала, первый вход питания третьего операционного усилителя соединен с источником положительного напряжения, второй вход питания с источником отрицательного напряжения, а выход через тринадцатый резистор подключен к входу инвертора, который подключен к катоду стабилитрона, анод которого соединен с источником нулевого потенциала, а выход инвертора выход третьего формирователя.

Четвертый формирователь содержит делитель частоты, первый и второй инверторы, первую и вторую схемы совпадения, первый, второй, третий и четвертый каналы формирования сигналов, каждый из которых содержит первую и вторую схемы совпадения, первый, второй, третий, четвертый, пятый и шестой D-триггеры, инвертор, триггер запрета и конденсатор, причем параллельно соединенные первые входы первых схем совпадения первого, второго, третьего и четвертого каналов формирования сигналов первый вход четвертого формирователя, параллельно соединенные вход первого инвертора, первый вход синхронизации делителя частоты, второй вход первой схемы совпадения первого канала формирования сигналов, первый и второй входы инвертора первого канала формирования сигналов и первый вход второй схемы совпадения первого канала формирования сигналов второй вход четвертого формирователя, выход первого инвертора подключен к второму входу первой схемы совпадения второго канала формирования сигналов, первый выход делителя частоты соединен с его вторым входом синхронизации, второй выход подключен к второму входу первой схемы совпадения третьего канала формирования сигналов и входу второго инвертора, выход которого соединен с вторым входом первой схемы совпадения четвертого канала формирования сигналов, выход инвертора в каждом канале формирования сигналов подключен через конденсатор к источнику нулевого потенциала и второму входу второй схемы совпадения, выход которой соединен с R-входами первого, второго, третьего, четвертого, пятого, шестого D-триггеров и триггера запрета, инверсный выход которого подключен к третьему входу первой схемы совпадения, выход которого соединен с входом синхронизации первого D-триггера, инверсный выход которого подключен к входам синхронизации второго, третьего, четвертого, пятого и шестого D-триггеров и D-входу первого D-триггера, инверсный выход второго D-триггера соединен с D-входом третьего D-триггера, прямой выход которого подключен к D-входу четвертого D-триггера, выход которого соединен с D-входом пятого D-триггера, выход которого подключен к D-входу шестого D-триггера, инверсный выход которого соединен с D-входом второго D-триггера и S-входом триггера запрета, инверсные выходы пятых D-триггеров первого и второго каналов формирования сигналов соответственно первый и второй выходы четвертого формирователя, инверсные выходы третьих D-триггеров первого и второго каналов формирования сигналов подключены соответственно к первому и второму входам первой схемы совпадения четвертого формирователя, выход которой третий выход четвертого формирователя, инверсные выходы третьих D-триггеров третьего и четвертого каналов формирования сигналов соединены соответственно с первым и вторым входами второй схемы совпадения четвертого формирователя, выход которой четвертый выход четвертого формирователя, инверсные выходы пятых D-триггеров третьего и четвертого каналов формирования сигналов - соответственно пятый и шестой выходы четвертого формирователя.

Пятый формирователь содержит D-триггер, конденсатор, резистор, диод и элемент совпадения, причем первый вход элемента совпадения первый вход пятого формирователя, вход синхронизации D-триггера второй вход пятого формирователя, прямой выход D-триггера подключен к второму входу элемента совпадения, выход которого первый выход пятого формирователя, инверсный выход D-триггера соединен с его D-входом и через конденсатор и параллельно соединенные резистор и диод подключен к источнику положительного напряжения, причем к источнику положительного напряжения подключен катод диода, а точка соединения конденсатора, резистора и диода второй выход пятого формирователя.

Блок управления содержит первый, второй, третий, четвертый, пятый и шестой делители частоты, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый элементы совпадения, первый, второй, третий, четвертый, пятый, шестой и седьмой триггеры, триггер режима работы, триггер синхронизации, инвертор, первый и второй элементы "ИЛИ", первый и второй кнопочные включатели, причем первый вход первого элемента совпадения первый вход блока управления, второй вход первого элемента совпадения соединен через первый кнопочный включатель с источником нулевого потенциала, а выход с S-входом первого триггера, прямой выход которого подключен к первому входу второго элемента совпадения, второй вход которого второй вход блока управления, выход второго элемента совпадения подключен к S-входу второго триггера, прямой выход которого соединен с первым входом пятого элемента совпадения, первый вход синхронизации первого делителя частоты третий вход блока управления, первый и второй R-входы первого делителя частоты подключены к источнику нулевого потенциала, первый выход подключен к его второму входу синхронизации, а второй выход соединен с вторым входом пятого элемента совпадения, параллельно соединенные первый вход синхронизации второго делителя частоты, первые входы седьмого и восьмого элементов совпадения четвертый вход блока управления, а первый вход четвертого элемента совпадения пятый вход блока управления, первый и второй R-входы второго и третьего делителей частоты подключены к источнику нулевого потенциала, первый выход второго делителя частоты соединен с его вторым входом синхронизации, а второй выход с первыми входами тринадцатого и четырнадцатого элементов совпадения и первым входом синхронизации третьего делителя частоты, первый выход которого подключен к его второму входу синхронизации, а второй выход к первому входу третьего элемента совпадения, выход пятого элемента совпадения подключен к первым входам десятого, одиннадцатого и двенадцатого элементов совпадения, первому и второму входам синхронизации пятого делителя частоты и входу синхронизации триггера синхронизации, инверсный выход которого соединен с его D-входом, вторым входом восьмого элемента совпадения и входом синхронизации пятого триггера, прямой выход которого подключен к первому входу девятого элемента совпадения, выход которого соединен с вторым входом одиннадцатого элемента совпадения и входом синхронизации шестого триггера, прямой выход которого подключен к второму входу двенадцатого элемента совпадения, выход которого соединен с первым входом первого элемента "ИЛИ", прямой выход триггера синхронизации подключен к второму входу девятого элемента совпадения, второму входу седьмого элемента совпадения и входу синхронизации третьего триггера, выход пятого делителя частоты соединен с входом синхронизации седьмого триггера, прямой выход которого подключен к второму входу тринадцатого элемента совпадения, первому входу второго элемента "ИЛИ" и первому входу синхронизации шестого делителя частоты, инверсный выход седьмого триггера к его D-входу и второму входу четырнадцатого элемента совпадения, первый выход шестого делителя частоты соединен с его вторым входом синхронизации, а второй выход с вторым входом десятого элемента совпадения, выход которого подключен к S-входу триггера режима работы, прямой выход которого подключен к второму входу четвертого элемента совпадения, а инверсный выход к третьим входам пятого, седьмого, восьмого, тринадцатого и четырнадцатого элементов совпадения и D- и R-входам третьего триггера, прямой выход которого соединен с вторым входом третьего элемента совпадения, выход четвертого элемента совпадения подключен к первому входу шестого элемента совпадения, выход которого соединен с первым входом синхронизации четвертого делителя частоты и входом инвертора, выход которого подключен к второму входу первого элемента "ИЛИ", выход которого первый выход блока управления, первый выход четвертого делителя частоты соединен с его вторым входом синхронизации, второй выход с вторым входом второго элемента "ИЛИ" и D- и R-входами четвертого триггера, С-вход которого через второй кнопочный включатель подключен к источнику нулевого потенциала, а прямой выход к второму входу шестого элемента совпадения, выход седьмого элемента совпадения второй выход блока управления, прямой выход триггера синхронизации третий выход блока управления, выходы восьмого, одиннадцатого и тринадцатого элементов совпадения соответственно четвертый, пятый и шестой выходы блока управления, прямой выход седьмого триггера седьмой выход блока управления, выходы четырнадцатого элемента совпадения, второго элемента "ИЛИ" и третьего элемента совпадения соответственно восьмой, девятый и десятый выходы блока управления.

Первый и второй коммутаторы содержат каждый первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой двухразрядные мультиплексоры, причем первые информационные входы каждого разряда всех мультиплексоров - первый вход каждого коммутатора, вторые информационные входы каждого разряда всех мультиплексоров второй вход каждого коммутатора, параллельно соединенные первые адресные входы всех мультиплексоров третий вход каждого коммутатора, параллельно соединенные вторые адресные входы всех мультиплексоров подключены к источнику нулевого потенциала, а первый и второй выходы всех мультиплексоров выход каждого коммутатора.

Первый и второй элементы сравнения содержат каждый первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый и шестнадцатый одноразрядные сумматоры, первый, второй, третий и четвертый элементы совпадения, первый, второй, третий, четвертый и пятый инверторы, первый и второй элементы "ИЛИ, триггер и кнопочный включатель, причем первый вход первого сумматора подключен к источнику нулевого потенциала, первые входы второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого сумматоров соединены с выходами переноса соответственно первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого и пятнадцатого сумматоров, вторые входы всех сумматоров первый вход каждого элемента сравнения, входы переноса всех сумматоров второй вход каждого элемента сравнения, выходы суммы первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого сумматоров подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам первого элемента совпадения, выходы суммы девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого сумматоров соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам второго элемента совпадения, выходы первого и второго элементов совпадения соединены с входами соответственно первого и второго инверторов, выходы которых подключены соответственно к первому и второму входам третьего элемента совпадения, выход которого соединен с первым входом четвертого элемента совпадения и через третий инвертор с первым входом первого элемента "ИЛИ", выход переноса шестнадцатого сумматора подключен входу четвертого инвертора и второму входу четвертого элемента совпадения, выход которого через пятый инвертор соединен с вторым входом первого элемента "ИЛИ", выход четвертого инвертора подключен к третьему входу первого элемента "ИЛИ", выход которого соединен с S-входом триггера, R-вход которого подключен через кнопочный включатель к источнику нулевого потенциала, инверсный выход триггера соединен с первым входом второго элемента "ИЛИ", при этом для первого элемента сравнения второй вход второго элемента "ИЛИ" подключен к выходу пятого инвертора, для второго элемента сравнения второй вход второго элемента "ИЛИ" к выходу четвертого инвертора, а выход второго элемента "ИЛИ" является выходом каждого элемента сравнения.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается от известного наличием новых элементов: датчика синхронизации, третьего, четвертого и пятого формирователей, делителя частоты, блока управления, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого счетчиков, первого и второго коммутаторов, первого и второго оперативных запоминающих устройств, второго индикатора, связями между ними и с остальными элементами устройства, а также конструктивным выполнением генератора импульсов, первого, второго, третьего, четвертого и пятого формирователей, блока управления, первого и второго коммутаторов, первого и второго элементов сравнения.

Таким образом, заявляемое устройство соответствует критерию "новизна".

Введение в предлагаемое устройство датчика синхронизации, третьего, четвертого и пятого формирователей, делителя частоты, блока управления, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого счетчиков, первого и второго коммутаторов, первого и второго оперативных запоминающих устройств, второго индикатора и связей между ними и с остальными элементами устройства, а также соответствующее выполнение генератора импульсов, первого, второго, третьего, четвертого и пятого формирователей, блока управления, первого и второго коммутаторов, первого и второго элементов сравнения позволяет измерять промежутки времени поворота коленчатого вала на известный дискретный угол в пределах цикла работы двигателя с синхронизацией начала измерения с рабочим ходом определенного цилиндра двигателя и полученные результаты записывать в оперативные запоминающие устройства. В результате этого появляется возможность определять коэффициент неравномерности вращения как в пределах цикла работы двигателя, так и периодов изменения крутящего момента этого же цикла и за счет этого оценивать техническое состояние отдельных цилиндров двигателя. При этом среднее значение частоты вращения определяется как длительность поворота коленчатного вала на угол, соответствующий циклу работы двигателя или периоду изменения крутящего момента, что увеличивает точность определения частоты вращения, а следовательно, и коэффициента неравномерности вращения. Наличие двух счетчиков формирования эквивалентов времени поворота коленчатого вала на определенный угол исключает искажение измеряемой информации за счет совпадения начала заполнения счетчиков импульсами генератора опорной частоты с передними фронтами основных импульсов датчика частоты вращения, что также увеличивает точность определения коэффициента неравномерности вращения. Контроль неравномерности вращения осуществляется с одновременным контролем скоростного режима двигателя.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 временная диаграмма напряжений на выходах его основных узлов; на фиг. 3 -принципиальная схема генератора импульсов; на фиг.4 принципиальная схема первого и второго формирователей; на фиг. 5 принципиальная схема третьего формирователя; на фиг. 6 принципиальная схема четвертого формирователя; на фиг. 7 - принципиальная схема пятого формирователя; на фиг. 8 принципиальная схема блока управления; на фиг. 9 принципиальная схема первого и второго коммутаторов; на фиг. 10 принципиальная схема первого и второго элементов сравнения (связь между вторым элементов "ИЛИ" и пятым инвертором в виде сплошной линии для первого элемента сравнения, а связь между вторым элементов "ИЛИ" и четвертым инвертором в виде пунктирной линии для второго элемента сравнения).

Устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания содержит датчик 1 (фиг. 1) частоты вращения, датчик 2 синхронизации, генератор 3 импульсов, первый 4, второй 5, третий 6, четвертый 7 и пятый 8 формирователи, делитель 9 частоты, блок 10 управления, первый 11, второй 12, третий 13, четвертый 14, пятый 15, шестой 16, седьмой 17 и восьмой 18 счетчики, первый 19 и второй 20 коммутаторы, первое 21 и второе 22 оперативные запоминающие устройства, первый 23 и второй 24 регистры, первый 25 и второй 26 элементы сравнения, вычислитель 27, первый 28 и второй 29 индикаторы.

Выход датчика 2 синхронизации подключен к входу третьего формирователя 6, выход которого соединен с первым входом блока 10 управления. Первый выход датчика 1 частоты вращения подключен к входу первого формирователя 4, а второй выход к входу второго формирователя 5, выход которого соединен с вторым входом блока 10 управления. Выход первого формирователя 4 подключен к третьему входу блока 10 управления и первому входу пятого формирователя 8. Выход генератора 3 импульсов соединен с четвертым входом блока 10 управления и входом делителя 9 частоты, первый выход которого подключен к второму входу пятого формирователя 8, а второй выход к пятому входу блока 10 управления и первому входу четвертого формирователя 7. Первый выход блока 10 управления соединен с счетным входом пятого счетчика 15, второй выход блока 10 управления подключен к счетному входу первого счетчика 11, информационный выход которого соединен с первым входом первого коммутатора 19. Третий выход блока 10, управления подключен к второму входу первого коммутатора 19, четвертый выход блока 10 управления подсоединен к счетному входу второго счетчика 12, информационный выход которого подключен к третьему входу первого коммутатора 19, пятый выход блока 10 управления соединен с вторым входом четвертого формирователя 7, первый и второй выходы которого подключены к входам обнуления соответственно первого 11 и второго 12 счетчиков, третий и четвертый выходы

к первым входам соответственно первого 21 и второго 22 оперативных запоминающих устройств, а пятый и шестой выход к входам обнуления соответственно третьего 13 и четвертого 14 счетчиков. Шестой выход блока 10 управления подсоединен к счетному входу третьего счетчика 13, информационный выход которого подключен к первому входу второго коммутатора 20. Седьмой выход блока 10 управления соединен с вторым входом второго коммутатора 20, восьмой выход блока 10 управления подключен к счетному входу четвертого счетчика 14, информационный выход которого соединен с третьим входом второго коммутатора 20. Девятый и десятый выходы блока 10 управления подключены к счетным входам соответственно шестого 16 и седьмого 17 счетчиков. Информационные выходы первого 19 и второго 20 коммутаторов соединены с вторыми входами соответственно первого 21 и второго 22 оперативных запоминающих устройств, третьи входы которых подключены к информационным выходам соответственно пятого 15 и шестого 16 счетчиков. Первый и второй выходы пятого формирователя 8 соединены соответственно с счетным входом и входом обнуления счетчика 18, выход которого подключен к входу второго индикатора 29. Прямой информационный выход первого регистра 23 подключен к первому входу вычислителя 27 и первому входу первого элемента 25 сравнения, а прямой информационный выход второго регистра 24 к второму входу вычислителя 27 и первому входу второго элемента 26 сравнения. Информационный выход первого оперативного запоминающего устройства 21 соединен с информационными входами первого 23 и второго 24 регистров и вторыми входами первого 25 и второго 26 элементов сравнения, выходы которых подключены к синхронизирующим входам соответственно первого 23 и второго 24 регистров, а информационные выходы седьмого счетчика 17 и второго оперативного запоминающего устройства 22 соответственно к третьему и четвертому входам вычислителя 27, выход которого подключен к входу первого индикатора 28.

Датчик 1 частоты вращения вала предназначен для получения на выходе импульсных сигналов, частота которых пропорциональна частоте вращения вала. Датчик магнитоиндукционного типа и имеет два выхода, на одном из которых выделяется несколько импульсов в пределах одного оборота вала через равные угловые интервалы (основные импульсы), а на втором один импульс за оборот, соответствующий верхней мертвой точке определенного цилиндра двигателя (опорный импульс).

Датчик 2 синхронизации служит для получения на выходе импульсных сигналов, соответствующих моментам начала впрыска топлива (моментам зажигания) в определенном цилиндре двигателя. Он выполнен в виде датчика давления пьезоэлектрического типа.

Генератор 3 импульсов предназначен для получения импульсов стабильной частоты. Он содержит первый D1.1 (фиг. 3), второй D1.2 и третий D1.3 логические элементы "2И-НЕ", резисторы R1 и R2, конденсатор С1 и кварцевый резонатор В1, причем входы и выходы первого D1.1 и второго D1.2 логических элементов соединены между собой через резисторы R1 и R2, выход первого логического элемента D1.1 подключен через конденсатор С1 к входам второго логического элемента D1.2, выход которого соединен с входами третьего логического элемента D1.3 и через кварцевый резонатор В1 с входами первого логического элемента D1.1, а выход третьего логического элемента D1.3 выход генератора 3 (фиг. 1) импульсов. Генератор 3 импульсов выполнен на базе микросхемы К155ЛАЗ.

Первый 4 и второй 5 формирователи служат для получения прямоугольных импульсов с крутыми фронтами при поступлении на их входы соответственно основных и опорных сигналов с выходом датчиков 1 частоты вращения. Они содержат каждый первый С1 (фиг. 4), второй С2 и третий С3 конденсаторы, первый R1, второй R2, третий R3, четвертый R5, шестой R6, седьмой R7, восьмой R8, девятый R9, десятый R10 и одиннадцатый R11 резисторы, первый А1, второй А2 и третий А3 операционные усилители, первый V1, второй V2 и третий V3 диоды, стабилитрон V4 и инвертор D1, причем прямой выход первого операционного усилителя А1 подключен через последовательно соединенные первый резистор R1 и первый конденсатор С1 к источнику нулевого потенциала, а точка их соединения вход каждого формирователя. Инверсный вход первого операционного усилителя А1 соединен через второй резистор R2 с источником нулевого потенциала, первый вход питания операционного усилителя А1 подключен к источнику положительного напряжения, второй вход питания к источнику отрицательного напряжения, а выход через третий резистор R3 соединен с его инверсным входом и через шестой резистор R6 с прямым входом второго операционного усилителя А2. Последовательно соединенные четвертый R4 и пятый R5 резисторы подключены соответственно к источнику положительного напряжения и источнику нулевого потенциала, а точка их соединения подключена через седьмой резистор R7 к инверсному входу второго операционного усилителя А2. Первый вход питания второго операционного усилителя А2 соединен с источником положительного напряжения, второй вход питания с источником нулевого потенциала, а выход второго операционного усилителя А2 соединен через восьмой резистор R8 с его прямым входом, который подключен к катоду первого диода V1, анод которого соединен с источником нулевого потенциала. Выход второго операционного усилителя А2 через последовательно соединенные второй конденсатор С2, девятый R9 и десятый R10 резисторы подключен к инверсному входу третьего операционного усилителя А3. Точка соединения девятого R9 и десятого R10 резисторов через параллельно соединенные второй V2 и третий V3 диоды и третий конденсатор С3 подключена к источнику нулевого потенциала, причем катод второго диода V2 соединен с анодом третьего диода V3. Прямой вход и вход коррекции третьего операционного усилителя А3 подключены к источнику нулевого потенциала, первый вход питания третьего операционного усилителя А3 соединен с источником положительного напряжения, второй вход питания с источником отрицательного напряжения, а выход через одиннадцатый резистор R11 подключен к входу инвертора D1, который подключен к катоду стабилитрона V4, анод которого соединен с источником нулевого потенциала, а выход инвертора D1 выход каждого формирователя. Оба формирователя выполнены по одинаковым схемам на базе микросхем К140УД1Б.

Третий формирователь 6 (фиг. 1) предназначен для усиления, ограничения по амплитуде и формирования по длительности импульсов, поступающих на его вход с датчика 2 синхронизации (впрыска топлива или зажигания). Он содержит первый R1 (фиг. 5), второй R2, третий R3, четвертый R4, пятый R5, шестой R6, седьмой R7 подстроечный, восьмой R8, девятый R9, десятый R10, одиннадцатый R11, двенадцатый R12 и тринадцатый R13 резисторы, первый А1, второй А2 и третий А3 операционные усилители, первый V1, второй V2 и третий V3 диоды, первый С1 и второй С2 конденсаторы, стабилитрон V4 и инвертор D1, причем прямой вход первого операционного усилителя А1 подключен через первый резистор R1 к источнику нулевого потенциала, инверсный вход через второй резистор R2 вход третьего формирователя. Первый вход питания первого операционного усилителя А1 подключен к источнику положительного напряжения, второй вход питания к источнику отрицательного напряжения, а выход через четвертый резистор R4 соединен с его инверсным входом, который подключен через третий резистор R3 к источнику нулевого потенциала. Выход первого операционного усилителя А1 через девятый резистор R9 соединен с прямым входом второго операционного усилителя А2. Последовательно соединенные пятый R5, шестой R6 и седьмой R7 подстроечный резисторы подключены пятым резистором R5 к источнику положительного напряжения и седьмым R7 подстроечным резистором к источнику нулевого потенциала, а точка соединения пятого R5 и шестого R6 резисторов подключена через восьмой резистор R8 к инверсному входу второго операционного усилителя А2, выход которого соединен через десятый резистор R10 с прямым входом второго операционного усилителя А2, который подключен к катоду первого диода V1, анод которого соединен с источником нулевого потенциала. Выход второго операционного усилителя А 2 через последовательно соединенные первый конденсатор С1, одиннадцатый R11 и двенадцатый R12 резисторы подключен к инверсному входу третьего операционного усилителя А3. Точка соединения одиннадцатого R11 и двенадцатого R12 резисторов через параллельно соединенные второй V2 и третий V3 диоды и второй конденсатор С2 подключена к источнику нулевого потенциала, причем катод второго диода V2 соединен с анодом третьего диода V3. Прямой вход и вход коррекции третьего операционного усилителя А3 подключены к источнику нулевого потенциала. Первый вход питания третьего операционного усилителя А3 соединен с источником положительного напряжения, второй вход питания с источником отрицательного напряжения, а выход через тринадцатый резистор R13 подключен к входу инвертора D1, который подключен к катоду стабилитрона V4, анод которого соединен с источником нулевого потенциала, а выход инвертора D1 выход третьего формирователя. Он выполнен на базе микросхем К14ОУД1Б.

Четвертый формирователь 7 (фиг. 1) служит для формирования импульсов сброса счетчиков 11, 12 и 13, 14 после переписывания зафиксированной в них в процессе измерения информации и импульсов разрешения записи этой информации в оперативные запоминающие устройства соответственно 21 и 22 в момент окончания процесса измерения любым из двух счетчиков 11 или 12 и 13 или 14. Он содержит делитель D1 (фиг. 6) частоты, первый D2 и второй D3 инверторы, первую D4 и вторую D5 схемы совпадения, первый F7.1, второй F7.2, третий F7.3 и четвертый F7.4 каналы формирования сигналов, каждый из которых содержит первую D6 и вторую D7 схемы совпадения, первый D8, второй D9, третий D10, четвертый D11, пятый D12 и шестой D13 D-триггеры, инвертор D14, триггер D15 запрета и конденсатор С1, причем параллельно соединенные первые входы первых схем совпадения первого F7.1, второго F7.2, третьего F7.3 и четвертого F7.4 каналов формирования сигналов первый вход четвертого формирователя. Параллельно соединенные вход первого инвертора D2, первый вход синхронизации делителя D1 частоты, второй вход первой схемы D6 совпадения первого канала F7.1 формирования сигналов, первый и второй входы инвертора D14 первого канала F7.1 и первый вход второй схемы D7 совпадения первого канала F7.1 формирования сигналов второй вход четвертого формирователя. Выход первого инвертора D2 подключен к второму входу первой схемы совпадения второго канала F7.2 формирования сигналов. Первый выход делителя D1 частоты соединен с его вторым входом синхронизации, второй выход подключен к второму входу первой схемы совпадения третьего канала F3 формирования сигналов и входу второго инвертора D3, выход которого соединен с вторым входом первой схемы совпадения четвертого канала F7.4 формирования сигналов. Выход инвертора D14 в каждом канале формирования сигналов подключен через конденсатор С1 к источнику нулевого потенциала и второму входу второй схемы D7 совпадения, выход которой соединен с R-входами первого D8, второго D9, третьего D10, четвертого D11, пятого D12, шестого D13 D-триггеров и триггера D15 запрета. Инверсный выход триггера D15 запрета подключен к третьему входу первой схемы D6 совпадения, выход которой соединен с входом синхронизации первого D8 D-триггера, инверсный выход которого подключен к входам синхронизации второго D9, третьего D10, четвертого D11, пятого D12 и шестого D13 D-триггеров и D-входу первого D8 D-триггера. Инверсный выход второго D9 D-триггера соединен с D-входом третьего D10 D-триггера, прямой выход которого подключен к D-входу четвертого D11 D-триггера, выход которого соединен с D-входом пятого D12 D-триггера, выход которого подключен к D-входу шестого D13 D-триггера, инверсный выход которого соединен с D-входом второго D9 D-триггера и S-входом триггера D15 запрета. Инверсные выходы пятых D-триггеров первого F7.1 и второго F7.2 каналов формирования сигналов соответственно первый и второй выходы четвертого формирователя. Инверсные выходы третьих D-триггеров первого F7.1 и второго F7.2 каналов формирования сигналов подключены соответственно к первому и второму входам первой схемы D4 совпадения четвертого формирователя, выход которой третий выход четвертого формирователя. Инверсные выходы третьих D-триггеров третьего F7.3 и четвертого F7.4 каналов формирования сигналов соединены соответственно с первым и вторым входами второй схемы D5 совпадения четвертого формирователя, выход которой четвертый выход четвертого формирователя. Инверсные выходы пятых D-триггеров третьего F7.3 и четвертого F7.4 каналов формирования сигналов соответственно пятый и шестой выходы четвертого формирователя. Четвертый формирователь выполнен на базе микросхем К155ЛАЗ, К155ТМ2, К155ЛА4 и К155ИЕ5.

Пятый формирователь 8 (фиг.1 ) предназначен для формирования пачек счетных импульсов датчика 1 частоты вращения за время, определяемое делителем 9 частоты, а также импульсов сброса счетчика 17. Он содержит D-триггер D1 (фиг. 7), конденсатор С1, резистор R1, диод V1 и элемент D2 совпадения, причем первый вход элемента D2 совпадения первый вход пятого формирователя, вход синхронизации D-триггера D1 второй вход пятого формирователя. Прямой выход D-триггера D1 подключен к второму входу элемента D2 совпадения, выход которого первый выход пятого формирователя. Инверсный выход D-триггера D1 соединен с его D-входом и через конденсатор С1 и параллельно соединенные резистор R1 и диод V1 подключен к источнику положительного напряжения, причем к источнику положительного напряжения подключен катод диода V1, а точка соединения конденсатора С1, резистора R1 и диода V1 второй выход пятого формирователя. Пятый формирователь выполнен на базе микросхем К155ТМ2 К155ЛАЗ.

Делитель 9 (фиг. 1) частоты служит для формирования интервалов времени измерения частоты вращения, а также формирования тактовых импульсов, определяющих длительность импульсов записи и сброса формирователя 7 и длительность цикла обработки информации, записанной в оперативные запоминающие устройства 21 и 22. Он выполнен в виде двоично-десятичного счетчика с переменным коэффициентом деления на базе микросхем К155ИЕ2 и К155ИЕ5 и имеет два выхода.

Блок 10 управления предназначен для синхронизации начала измерения по сигналам формирователей 5 и 6, распределения управляющих импульсов в режиме измерения и записи исходной информации в оперативные запоминающие устройства 21 и 22 и управления процессом ее обработки. Он содержит первый D1 (фиг. 8), второй D2, третий D3, четвертый D4, пятый D5 и шестой D6 делители частоты, первый D7, второй D8. третий D9, четвертый D10, пятый D11, шестой D12, седьмой D13, восьмой D14, девятый D15, десятый D16, одиннадцатый D17, двенадцатый D18, тринадцатый D19 и четырнадцатый D20 элементы совпадения, первый D21, второй D22, третий D23, четвертый D24, пятый D25, шестой D26 и седьмой D27 триггеры, триггер d28 режима работы, триггер D29 синхронизации, инвертор D30, первый D31 и второй D32 элементы "ИЛИ", первый S1 и второй S2 кнопочные включатели, причем первый вход первого элемента D7 совпадения первый вход блока управления. Второй вход первого элемента D7 совпадения соединен через первый кнопочный включатель S1 с источником нулевого потенциала, а выход с S-входом первого триггера D21, прямой выход которого подключен к первому входу второго элемента D8 совпадения, второй вход которого второй вход блока управления. Выход второго элемента D8 совпадения подключен к S-входу второго триггера d22, прямой выход которого соединен с первым входом пятого элемента D11 совпадения, первый вход синхронизации первого делителя D1 частоты третий вход блока управления, первый и второй R-входы первого делителя D1 частоты подключены к источнику нулевого потенциала, первый выход подключен к его второму входу синхронизации, а второй выход соединен с вторым входом пятого элемента D11 совпадения. Параллельно соединенные первый вход синхронизации второго делителя D2 частоты, первые входы седьмого D13 и восьмого D14 элементов совпадения - четвертый вход блока управления, а первый вход четвертого элемента D10 совпадения пятый вход блока управления, первый и второй R-входы второго D2 и третьего D3 делителей частоты подключены к источнику нулевого потенциала. Первый выход второго делителя D2 частоты соединен с его вторым входом синхронизации, а второй выход с первыми входами тринадцатого D19 и четырнадцатого D20 элементов совпадения и первым входом синхронизации третьего делителя D3 частоты, первый выход которого подключен к его второму входу синхронизации, а второй выход к первому входу третьего элемента D3 совпадения. Выход пятого элемента D11 совпадения подключен к первым входам десятого D16, одиннадцатогоD17 и двенадцатого D18 элементов совпадения, первому и второму входам синхронизации пятого делителя D5 частоты и входу синхронизации триггера D29 синхронизации, инверсный выход которого соединен с его D-входом, вторым входом восьмого элемента D14 совпадения и входом синхронизации пятого триггера D25. Прямой выход пятого триггера D25 подключен к первому входу девятого элемента D15 совпадения, выход которого соединен с вторым входом одиннадцатого элемента D17 совпадения и входом синхронизации шестого триггера D26, прямой выход которого подключен к второму входу двенадцатого элемента D18 совпадения, выход которого соединен с первым входом первого элемента D31 "ИЛИ". Прямой выход триггера D29 синхронизации подключен к второму входу девятого элемента D15 совпадения, второму входу седьмого элемента D13 совпадения и входу синхронизации третьего триггера d23. Выход пятого делителя D5 частоты соединен с входом синхронизации седьмого триггера D27, прямой выход которого подключен к второму входу тринадцатого элемента D19 совпадения, первому входу второго элемента D32 "ИЛИ" и первому входу синхронизации шестого делителя D6 частоты, инверсный выход седьмого триггера d27 к его D-входу и второму входу четырнадцатого элемента D20 совпадения. Первый выход шестого делителя D6 частоты соединен с его вторым входом синхронизации, а второй выход с вторым входом десятого элемента D16 совпадения, выход которого подключен к S-входу триггера D28 режима работы. Прямой выход триггера D28 режима работы подключен к второму входу четвертого элемента D10 совпадения, а инверсный выход к третьим входам пятого D11, седьмого D13, восьмого D14, тринадцатого D19 и четырнадцатого D20 элементов совпадения и D- и R-входам третьего триггера D23, прямой выход которого соединен с вторым входом третьего элемента D9 совпадения. Выход четвертого элемента D10 совпадения подключен к первому входу шестого D12 совпадения, выход которого соединен с первым входом синхронизации четвертого делителя D4 частоты и входом инвертора D30, выход которого подключен к второму входу первого элемента D31 "ИЛИ", выход которого первый выход блока управления. Первый выход четвертого делителя D4 частоты соединен с его вторым входом синхронизации, второй выход с вторым входом второго элемента D32 "ИЛИ" и D- и R-входами четвертого триггера D24, С-вход которого через второй кнопочный включатель S2 подключен к источнику нулевого потенциала, а прямой выход к второму входу шестого элемента D12 совпадения. Выход седьмого элемента D13 совпадения второй выход блока управления. Прямой выход триггера D29 синхронизации третий выход блока управления. Выходы восьмого D14, одиннадцатого D17 и тринадцатого D19 элементов совпадения соответственно четвертый, пятый и шестой выходы блока управления. Прямой выход седьмого триггера D27 седьмой выход блока управления. Выходы четырнадцатого элемента D20 совпадения, второго элемента D32 "ИЛИ" и третьего элемента D9 совпадения - соответственно восьмой, девятый и десятый выходы блока управления. Блок управления выполнен на основе микросхем К155ИЕ2, К155ИЕ5, К155ЛА3, К155ЛА4, К155ТМ2, К155ЛЛ1 и К155ИР1.

Первый 11 (фиг. 1) и второй 12 счетчики служат для измерения промежутков времени между смежными импульсами датчика 1 частоты вращения путем поочередного заполнения их импульсами стабильной частоты с выхода генератора 3 импульсов.

Третий 13 и четвертый 14 счетчики предназначены для измерения промежутков времени, соответствующих повороту коленчатого вала на угол, равный периоду изменения крутящего момента двигателя, путем поочередного заполнения этих интервалов импульсами, частота которых в n раз меньше частоты генератора 3 импульсов, где N число измеряемых интервалов датчика 1 частоты вращения в пределах периода изменения крутящего момента.

Все счетчики выполнены на базе микросхем К155ИЕ2 в виде шестнадцатиразрядных двоично-десятичных счетчиков с информационными и установочными входами.

Пятый 15 и шестой 16 счетчики предназначены для формирования адресов записываемых в оперативные запоминающие устройства соответственно 21 и 22 эквивалентов времени поворота коленчатого вала на определенный угол в двоичном коде. Они выполнены на базе микросхем К155ИЕ2 в виде восьмиразрядных двоичных счетчиков с информационными и установочными входами.

Седьмой счетчик 17 предназначен для измерения длительности кинематического цикла двигателя путем заполнения ее импульсами, частота которых в kN раз меньше частоты генератора 3 импульсов, где k число цилиндров двигателя. Счетчик выполнен на базе микросхем К155ИЕ2.

Восьмой счетчик 18 служит для периодического измерения числа импульсов датчика 1 частоты вращения за временной интервал, формируемый делителем 9 частоты. Он выполнен на основе микросхем К155ИЕ2 в виде шестнадцатиразрядного двоично-десятичного счетчика с информационным и установочным входами.

Первый 19 и второй 20 коммутаторы служат для поочередного подключения информационных выходов счетчиков первого 11, второго 12 и третьего 13, четвертого 14 к информационным входам оперативных запоминающих устройств соответственно первого 21 и второго 22. Они содержат каждый первый D1 (фиг. 9), второй D2, третий D3, четвертый D4, пятый D5, шестой D6, седьмой D7 и восьмой D8 двухразрядные мультиплексоры, причем первые информационные входы каждого разряда всех мультиплексоров первый вход каждого коммутатора, вторые информационные входы каждого разряда всех мультиплексоров второй вход каждого коммутатора, параллельно соединенные первые адресные входы всех мультиплексоров третий вхож каждого коммутатора, параллельно соединенные вторые адресные входы всех мультиплексоров подключены к источнику нулевого потенциала, а первый и второй выходы всех мультиплексоров выход каждого коммутатора. Они выполнены на базе микросхем К155КП2.

Первое 21 (фиг. 1) и второе 22 оперативные запоминающие устройства предназначены для записи, хранения и многократной выдачи для дальнейшей обработки эквивалентов периодов следования импульсов датчика 1 частоты вращения в двоично-десятичном коде. Они реализованы в виде матрицы полупроводниковых запоминающих элементов на основе микросхем К155РУ5 и имеют объем памяти по 256 шестнадцатиразрядных слов.

Первый 23 и второй 24 регистры служат для записи и хранения соответственно максимального и минимального значений временных интервалов из последовательности чисел, записанных в первом оперативном запоминающем устройстве 21. максимальное значение временного интервала соответствует минимальной частоты вращения коленчатого вала, а минимальное значение - максимальной частоте вращения. Каждый из регистров выполнен на шестнадцати параллельно соединенных D-триггерах на базе микросхем К155ТМ5.

Первый 25 и второй 26 элементы сравнения предназначены для сравнения значений временных интервалов, поступающих с выходов первого оперативного запоминающего устройства 21 и регистров соответственно первого 23 и второго 24, представленных в двоично-десятичном коде. Они выполнены по аналогичным схемам (фиг. 10) и содержат каждый первый D1, второй D2, третий D3, четвертый D4, пятый D5, шестой D6, седьмой D7, восьмой D8, девятый D9, десятый D10, одиннадцатый D11, двенадцатый D12, тринадцатый D13, четырнадцатый D14, пятнадцатый D15 и шестнадцатый D16 одноразрядные сумматоры, первый D17, второй D18, третий D19 и четвертый D20 элементы совпадения, первый D21, второй D22, третий D23, четвертый D24 и пятый D25 инверторы, первый D26 и второй D27 элементы "ИЛИ, триггер D28 и кнопочный включатель S1, причем первый вход первого сумматора D1 подключен к источнику нулевого потенциала. Первые входы второго D2, третьего D3, четвертого D4, пятого D5, шестого D6, седьмого D7, восьмого D8, девятого D9, десятого D10, одиннадцатого D11, двенадцатого D12, тринадцатого D13, четырнадцатого D14, пятнадцатого D15 и шестнадцатого D16 сумматоров соединены с выходами переноса соответственно первого D1, второго D2, третьего D3, четвертого D4, пятого D5, шестого D6, седьмого D7, восьмого D8, девятого D9, десятого D10, одиннадцатого D11, двенадцатого D12, тринадцатого D13, четырнадцатого D14 и пятнадцатого D15 сумматоров. Вторые входы всех сумматоров первый вход каждого элемента сравнения. Входы переноса всех сумматоров второй вход каждого элемента сравнения. Выходы суммы первого D1, второго D2, третьего D3, четвертого D4, пятого D5, шестого D6, седьмого D7 и восьмого D8 сумматоров подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам первого элемента D17 совпадения. Выходы суммы девятого D9, десятого D10, одиннадцатого D11, двенадцатого D12, тринадцатого D13, четырнадцатого D14, пятнадцатого D15 и шестнадцатого D16 сумматоров соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам второго элемента D18 совпадения. Выходы первого D17 и второго D18 элементов совпадения соединены с входами соответственно первого D21 и второго D22 инверторов, выходы которых подключены соответственно к первому и второму входам третьего элемента D19 совпадения, выход которого соединен с первым входом четвертого элемента D20 совпадения и через третий инвертор D23 с первым входом первого элемента D26 "ИЛИ". Выход переноса шестнадцатого сумматора D16 подключен к входу четвертого инвертора D24 и второму входу четвертого элемента D230 совпадения, выход которого через пятый инвертор D25 соединен с вторым входом первого элемента D26 "ИЛИ". Выход четвертого инвертора D24 подключен к третьему входу первого элемента D26 "ИЛИ", выход которого соединен с S-входом триггера D28, R-вход которого подключен через кнопочный включатель S1 к источнику нулевого потенциала. Инверсный выход триггера D28 соединен с первым входом второго элемента D27 "ИЛИ", при этом для первого элемента 25 (фиг. 1) сравнения второй вход второго элемента D27 "ИЛИ" (фиг. 10) подключен к выходу пятого инвертора D25, для второго элемента 26 (фиг. 1) сравнения второй вход второго элемента D27 "ИЛИ" (фиг. 10) к выходу четвертого инвертора D24, а выход второго элемента D27 "ИЛИ" является выходом каждого элемента сравнения. Оба элемента сравнения выполнены на базе микросхем К155ИМ1, К155ЛА2, К155ЛА3, К155ЛА4 и К155ТМ2.

Вычислитель 27 (фиг. 1) служит для вычисления максимального, минимального и среднего значений частоты вращения коленчатого вала в пределах цикла работы двигателя и периода изменения крутящего момента с последующим вычислением коэффициента неравномерности вращения за цикл работы двигателя и последовательные периоды изменения крутящего момента. В качестве вычислителя используется арифметико-логическое устройство микрокалькулятора типа Б3-18, работающее по жесткой программе совместно с входным коммутатором. В вычислителе используются также микросхемы К155КП1.

Первый индикатор 28 предназначен для индиации результатов вычисления и выполнен в виде семисегментных индиаторов типа ИВ-4.

Второй индикатор 29 служит для дешифрации и периодического отображения на цифроавых индикаторах средней частоты вращения коленчатого вала, выраженной в мин^-1. Он состоит из последовательно включенных дешифратора двоично-десятичного шестнадцатиразрядного кода в четырехразрядный десятичный код и четырех индикаторных ламп типа ИВ-4.

Устройство работает следующим образом.

Предварительно на двигатель устанавливают датчик 1 частоты вращения и датчик 2 синхронизации и подключают их к устройству. После запуска двигателя, подачи питающих устройство напряжений и сигнала "Сброс" все элементы устройства устанавливаются в исходное состояние. При этом сигналы с выходом датчика 1 частоты вращения и датчика 2 синхронизации, пройдя первый 4, второй 5 и третий 6 формирователи, поступают на входы блока 10 управления. Генератор 3 импульсов непрерывно генерирует импульсы стабильной частоты, которые одновременно поступают на входы блока 10 управления и делителя 9 частоты. Основные импульсы с выхода первого формирователя 4, частота которых пропорциональна частоте вращения коленчатого вала двигателя, поступают на первый вход пятого формирователя 8. На второй вход пятого формирователя 8 поступают импульсы с первого выхода делителя 9 частоты, период следования которых определяется временем измерения частоты вращения. С первого выхода пятого формирователя 8 на счетный вход восьмого счетчика 18 поступают последовательности основных импульсов датчика 1 частоты вращения, определяемые периодом следования импульсов с первого выхода делителя 9 частоты. Число импульсов, содержащееся в каждой из последовательностей, равно числу оборотов коленчатого вала двигателя в минуту. Число этих импульсов подсчитывается восьмым счетчиком 18 и индицируется в цифровом виде на втором индикаторе 29. С появлением на первом выходе делителя 9 частоты очередного импульса пятый формирователь 8 вырабатывает на своем втором выходе сигнал "Сброс", который поступает на вход обнуления восьмого счетчика 18. Последний обнуляется и снова начинает подсчитывать импульсы, поступающие на его счетный вход. Таким образом осуществляется периодическое измерение и индикация частоты вращения коленчатого вала двигателя.

При подаче сигнала "Пуск" очередные импульсы с выходом третьего формирователя 6 (фиг. 2а) датчика 2 синхронизации и второго формирователя 5 (фиг. 2б) датчика 1 частоты вращения открывают входную логическую схему блока 10 управления и основные импульсы с выхода первого формирователя 4 начинают поступать на счетный вход триггера синхронизации блока 10 управления. Первый основной импульс с выхода первого формирователя 4 (фиг. 2в) перебрасывает триггер синхронизации блока 10 управления в единичное состояние, в результате чего открывается схема "И" блока 10 управления. Импульсы с выхода генератора 3 импульсов поступают на счетный вход первого счетчика 11 (фиг. 2д). Одновременно импульсы с второго выхода делителя 9 частоты через блок 10 управления поступают на счетный вход третьего счетчика 13 (фиг. 2и), а с выхода делителя частоты блока 10 управления на счетный вход седьмого счетчика 17 (фиг. 2н).

Второй основной импульс (фиг. 2в) снова изменяет состояние триггера синхронизации блока 10 управления, который прямым выходом закрывает счетный вход первого счетчика 11 (фиг. 2д), а инверсным выходом открывает счетный вход второго счетчика 12 (фиг. 2в,е). При этом первый счетчик 11 фиксирует время между двумя смежными основными импульсами датчика 1 частоты вращения. Выход первого счетчика 11 через первый коммутатор 19 подключается к информационному (второму) входу первого оперативного запоминающего устройства 21. Четвертый формирователь 7 формирует с задержкой t₁ (фиг. 2л) импульс времени, который поступает на первый вход первого оперативного запоминающего устройства 21 и содержимое первого счетчика 11 переписывается в первое оперативное запоминающее устройство 21 по нулевому адресу пятого счетчика 15. Через время t₂ (фиг. 2к) после переписывания информации четвертый формирователь 7 выдает на своем первом выходе импульс сброса на вход обнуления первого счетчика 11 и обнуляет его.

В момент действия импульса записи на первом входе первого оперативного запоминающего устройства 21 на его выходе появляется код числа, записываемого по нулевому адресу пятого счетчика 15. Этот код одновременно поступает на информационные входы первого 23 и второго 24 регистров и вторые входы первого 25 и второго 26 элементов сравнения. RS-триггеры первого 25 и второго 26 элементов сравнения перебрасываются и на их выходах формируются сигналы, по которым указанный код записывается в первый 23 и второй 24 регистры как число B. Одновременно RS-триггеры переводят выходные схемы "ИЛИ" первого 25 и второго 26 элементов сравнения в рабочее состояние.

Третий основной импульс (фиг. 2в), пройдя входную логическую схему блока 10 управления, поступает на счетный вход пятого счетчика 15, в результате чего на его выходе формируется код первого адреса. Одновременно этот же импульс снова изменяет состояние триггера синхронизации блока 10 управления, который своим прямым выходом открывает счетный вход первого счетчика 11 (фиг. 2д), а инверсным выходом закрывает счетный вход второго счетчика 12 (фиг. 2е), фиксируя в последнем время между следующими двумя смежными основными импульсами датчика 1 частоты вращения. По импульсу записи с третьего выхода четвертого формирователя 7 (фиг. 2л) содержимое второго счетчика 12 переписывается в первое оперативное запоминающее устройство 21 по первому адресу пятого счетчика 15, после чего импульсом сброса с второго выхода четвертого формирователя 7 (фиг. 2к) второй счетчик 12 обнуляется. На выходе первого оперативного запоминающего устройства 21 появляется код числа А и первый 25 и второй 26 элементы сравнения начинают сравнение кода числа А с кодом числа В, записанного в первом 23 и втором 24 регистрах. Если A>B, то число А переписывается в первый регистр 23 как новое число B. Во втором регистре 24 число не меняется, поскольку условие А<В не выполняется. В случае выполнения условия А<В во второй регистр 24 записывается код числа А, а содержимое первого регистра 23 остается неизменным, поскольку не выполняется условие А>В.

С приходом последующих основных импульсов с выхода первого формирователя 4 измерение временных интервалов, их запись в первое оперативное запоминающее устройство 21 и сравнение кодов чисел на его выходе с кодами чисел, записанными в первом 23 и втором 24 регистрах, происходит аналогично.

При повороте коленчатого вала на угол, соответствующий периоду изменения крутящего момента, делитель частоты импульсов датчика 1 частоты вращения выделяет сигнал, который через схему "И" блока 10 управления закрывает счетный вход третьего счетчика 13 (фиг. 2ж) и открывает счетный вход четвертого счетчика 14 (фиг. 2з). При этом четвертый счетчик 14 начинает суммировать поступающие на его счетный вход импульсы с второго выхода делителя 9 частоты, а третий счетчик 13 фиксирует эквивалент времени поворота коленчатого вала двигателя, соответствующий периоду изменения крутящего момента, выход третьего счетчика 13 через второй коммутатор 20 подключается к информационному (второму) входу второго оперативного запоминающего устройства 22, четвертый формирователь 7 на своем четвертом выходе формирует с той же задержкой t₁ импульс записи (фиг. 2м), который поступает на первый вход второго оперативного запоминающего устройства 22 и содержимое третьего счетчика 13 переписывается во второе оперативное запоминающее устройство 22 по нулевому адресу шестого счетчика 16. Через время t₂ (фиг. 2н) после переписывания информации четвертый формирователь 7 выделяет на своем пятом выходе импульс сброса, который обнуляет третий счетчик 13. С приходом очередного импульса с выхода делителя частоты основных импульсов блока 10 управления закрывается счетный вход четвертого счетчика 14 (фиг. 2з) и зафиксированная в нем информации переписывается по импульсу записи с четвертого выхода четвертого формирователя 7 (фиг. 2м) во второе оперативное запоминающее устройство 22 по первому адресу шестого счетчика 16. После этого импульс сброса с шестого выхода четвертого формирователя 7 (фиг. 2о) обнуляет четвертый счетчик 14 и описанный процесс повторяется до завершения цикла работы двигателя. При этом на выходе делителя частоты основных импульсов блока 10 управления выделяется сигнал, изменяющий состояние триггера режима работы блока 10 управления, который закрывает входную логическую схему и счетные входы первого 11, второго 12, третьего 13, четвертого 14 и седьмого 17 счетчиков. В первом оперативном запоминающем устройстве 21 фиксируются эквиваленты времени поворота коленчатого вала двигателя на угол между основными смежными импульсами датчика 1 частоты вращения, во втором оперативном запоминающем устройстве 22 эквиваленты времени поворота коленчатого вала на угол, соответствующий периоду изменения крутящего момента. В седьмом счетчике 17 фиксируется эквивалент времени поворота коленчатого вала на угол, соответствующий циклу работы двигателя (два оборота). В первом регистре 23 фиксируется максимальное значение временного эквивалента из массива чисел, записанных в первом оперативном запоминающем устройстве 21, что соответствует минимальной частоте вращения, а во втором регистре 24 - минимальное значение временного эквивалента из этого же массива чисел, что соответствует максимальной частоте вращения.

Коды чисел, зафиксированных в первом 23 и втором 24 регистрах, седьмом счетчике 17 и втором оперативном запоминающем устройстве 22, поступают на входы коммутатора вычислителя 27, который последовательно вычисляет действительные значения максимальной, минимальной, средней частоты вращения и коэффициента неравномерности вращения в пределах цикла работы двигателя по формулам



где _{ц max},_{ц min} и _{ц cp} соответственно максимальное, минимальное и среднее значения частоты вращения в пределах цикла работы двигателя;

₁ угол поворота коленчатого вала, определяемый дискретностью датчика 1 частоты вращения;

₁ частота импульсов генератора 3;

f_цmin и f_цmax соответственно минимальное и максимальное значение эквивалентов времени поворота коленчатого вала из массива чисел, записанных в первом оперативном запоминающем устройстве 21 в пределах цикла работы двигателя;

₂ угол поворота коленчатого вала, соответствующий циклу работы двигателя, ₂=4;;

₂ частота импульсов генератора 3, уменьшенная в kN раз;

f_пср эквивалент времени поворота коленчатого вала, соответствующий длительности цикла работы двигателя;

_ц коэффициент неравномерности вращения в пределах цикла работы двигателя.

Значение коэффициента неравномерности вращения отображается на первом индикаторе 28.

Далее устройство переводится в режим определения максимальной, минимальной, средней частоты вращения и коэффициента неравномерности вращения в пределах последовательных периодов изменения крутящего момента. При этом блокируется четвертый формирователь 7 и открывается входная логическая схема блока 10 управления для прохождения через нее импульсов с второго выхода делителя 9 частоты. Эти импульсы поступают сериями по N импульсов на счетный вход пятого счетчика 15 через делитель частоты основных импульсов датчика 1 частоты вращения блока 10 управления по одному импульсу за каждую серию на счетный вход шестого счетчика 16. Значение N соответствует числу угловых интервалов в пределах периода изменения крутящего момента. В результате этого на выходе пятого счетчика 15 появляются коды адресов временных эквивалентов, записанных в первом оперативном запоминающем устройстве 21. По этим адресам на выход первого оперативного запоминающего устройства 21 выводятся последовательности N временных эквивалентов, в пределах каждой из которых определяется с помощью первого 23, второго 24 регистров и первого 25 и второго 26 элементов сравнения их максимальное и минимальное значения.

Коды максимальных и минимальных значений временных эквивалентов в каждой серии импульсов поступают на входы коммутатора вычислителя 27, куда одновременно поступают также коды средних значений временных эквивалентов за каждую серию с выхода второго оперативного запоминающего устройства 22. Вычислитель 27 последовательно вычисляет действительные значения максимальной, минимальной, средней частоты вращения и коэффициента неравномерности вращения в пределах периода изменения крутящего момента по аналогичным формулам





где f_пmin и f_пmax соответственно минимальное и максимальное значения эквивалентов времени поворота коленчатого вала в пределах периода изменения крутящего момента;

₃ угол поворота коленчатого вала, соответствующий периоду изменения крутящего момента, ₃= 4/K;;

₃ частота импульсов генератора 3, уменьшенная в N раз;

f_пср эквивалент времени поворота коленчатого вала, соответствующий периоду изменения крутящего момента;

_{п max},_{п min},_{п cp} соответственно максимальное, минимальное и среднее значения частоты вращения в пределах периода изменения крутящего момента;

_п коэффициент неравномерности вращения в пределах периода изменения крутящего момента.

Аппаратурно вычисление частоты вращения в пределах выбранных угловых интервалов производится по универсальной формуле

= A/f,

где f максимальное, минимальное или среднее значения эквивалентов времени поворота коленчатого вала на определенный угол;

А постоянный коэффициент.

Значение коэффициента А определяется из выражения

A = ,

где ] угол поворота коленчатого вала, в пределах которого измеряется частота вращения;

n соответствующая частота импульсов генератора 3.

Полученные значения коэффициентов неравномерности вращения по мере их вычисления отображаются на первом индикаторе 28.

На этом цикл измерения и обработки первичной информации в пределах одного цикла работы двигателя заканчивается.

Ниже приводятся пояснения к работе отдельных узлов устройства.

Первый 4 и второй 5 формирователи работают следующим образом. Сигнал с выхода (первого или второго) датчика 1 частоты вращения через первый резистор R1 (фиг. 4) поступает на прямой вход первого операционного усилителя А1. Первый конденсатор С1 предназначен для подавления высокочастотных помех в линии связи датчика с формирователем. Коэффициент усиления первого операционного усилителя А1 определяется третьим резистором R3, включенным в цепь отрицательной обратной связи, и составляет около 200. Усиленный сигнал с выхода первого операционного усилителя А1 поступает через шестой резистор R6 на прямой вход второго операционного усилителя А2, включенного по схеме триггера Шмитта. Порог срабатывания триггера определяется падением напряжения на четвертом R4 и пятом R5 резисторах делителя, подключенного через седьмой резистор R7 к инверсному входу второго операционного усилителя А2. С выхода второго операционного усилителя А2 импульсы с крутыми фронтами, пройдя второй конденсатор С2, освобождаются от постоянной составляющей, ограничиваются по амплитуде вторым V2 и третьим V3 диодами и поступают через десятый резистор R10 на вход третьего операционного усилителя А3. Последний включен по схеме компаратора. При переходе уровня сигнала на его входе через ноль на выходе происходит резкое изменение полярности выходного напряжения с большой амплитудой. Далее сигнал с выхода третьего операционного усилителя А3 снова ограничивается по амплитуде, преобразуется в импульс положительной полярности с помощью одиннадцатого резистора R11 и стабилитрона V4 и поступает на вход логического инвертора D1. За счет этого происходит согласование уровня выходного сигнала компаратора с входом инвертора D1, уровень входного сигнала которого не должен превышать 4 В.

Схема третьего формирователя 6 (фиг. 1) аналогична схемам четвертого 4 и пятого 5 формирователей. Отличие заключается в выполнении первого каскада формирователя, реализованного на первом операционном усилителе А1 (фиг. 5). Сигнал с выхода датчика синхронизации через второго резистор R2 поступает на инвертирующий вход первого операционного усилителя А1, имеющего небольшой коэффициент усиления (k 2) и обладающего большим входным сопротивлением (несколько МОм) для согласования с большим выходным сопротивлением датчика. Порог срабатывания триггера Шмитта, функцию которого выполняет второй операционный усилитель А2, определяется падением напряжения на шестом R6 и седьмом R7 резисторах, входящих в делитель R5-R6-R7. Второй А2 и третий А3 операционные усилители работают аналогично таким же усилителям в схемах первого 4 (фиг. 1) и второго 5 формирователей датчика 1 частоты вращения.

Четвертый формирователь 7 работает следующим образом. На первый вход первой схемы D6 (фиг. 6) совпадения каждого канала формированиясигналов постоянно поступают импульсы с второго выхода делителя 9 частоты (фиг. 1). С приходом положительного перепада напряжения с пятого выхода блока 10 управления на второй вход первой схемы D6 совпадения (фиг. 6) и входы инвертора D14 цепочки формирования сигнала "Сброс" первого канала формирования сигналов F7.1 вторая схема D7 совпадения этой цепочки импульсом на своем выходе устанавливает в исходное состояние D-триггеры D8-D13 кольцевого счетчика и триггер D15 запрета. При этом триггер D15 запрета открывает первую схему D6 совпадения для прохождения через нее импульсов на вход кольцевого счетчика D8-D13. По мере поступления на вход кольцевого счетчика импульсов на его выходах последовательно появляются импульсы "Запись" с выхода третьего триггера D10 и "Сброс" с выхода пятого триггера D12. С появлением импульса на инверсном выходе шестого триггера D13 триггер D15 запрета переходит в единичное состояние и закрывает инверсным выходом первую схему D6 совпадения для дальнейшего прохождения через нее импульсов с второго выхода делителя 9 частоты (фиг. 1). На этом заканчивается цикл формирования импульса "Запись" для оперативного запоминающего устройства, например первого 21, и импульса "Сброс" для счетчика, например первого 11, из которого информация по импульсу "Запись" зафиксировалась в первом оперативном запоминающем устройстве 21.

Второй канал формирования сигналов F7.2 работает аналогично первому, но управляющие импульсы на его вход с второго выхода блока 10 управления поступают через первый инвертор D2 (фиг. 6), обеспечивая тем самым поочередный сброс первого 11 (фиг. 1) и второго 12 счетчиков после переписывания в первое оперативное запоминающее устройство 21 зафиксированной в них информации. Для этого импульсы "Запись" первого F7.1 (фиг. 6) и второго F7.2 каналов формирования сигналов объединены с помощью первой схемы D4 совпадения.

Аналогично работают третий F7.3 и четвертый F7.4 каналы формирования сигналов, которые формируют импульсы "Сброс" для третьего 13 (фиг. 1) и четвертого 14 счетчиков после переписывания во второе оперативное запоминающее устройство 22 зафиксированных в них значений промежутков времени, соответствующих периодам изменения крутящего момента, и импульсы "Запись" для этого оперативного запоминающего устройства, по которым и происходит переписывания информации. В отличие от первого F7.1 (фиг. 6) и второго F7.2 каналов формирования сигналов частота импульсов, поступающих на вторые входы входных схем совпадения третьего F7.3 и четвертого F7.4 каналов формирования сигналов с пятого выхода блока 10 (фиг. 1) управления, уменьшена в восемь раз с помощью делителя D1 (фиг. 6).

Пятый формирователь 8 (фиг. 1) работает следующим образом. Импульсы с первого выхода делителя 9 частоты с периодом следования, равным времени измерения частоты вращения (0,60606 с), поступают на вход синхронизации D-триггера D1 (фиг. 7) Последний формирует на выходе прямоугольные импульсы, управляющие работой элемента D2 совпадения и формирующие посредством дифференцирующей цепочки С1-R1-V1 импульсы сброса восьмого счетчика 18 (фиг. 1).

С приходом на вход D-триггера D1 (фиг. 7) первого импульса он изменяет свое состояние и на его инверсном выходе появляется отрицательный перепад напряжения, который дифференцируется цепочкой С1-R1-V1 и сбрасывает восьмой счетчик 18 (фиг. 1). Одновременно положительным перепадом напряжения с прямого выхода D-триггера D1 (фиг. 7) открывается элемент D2 совпадения, в результате чего начинается заполнение восьмого счетчика 18 (фиг. 1) импульсами с выхода первого формирователя 4 датчика 1 частоты вращения коленчатого вала

С появлением на входе D-триггера D1 (фиг. 7) второго импульса он снова изменяет свое состояние, закрывая элемент D2 совпадения. При этом набранное восьмым счетчиком 18 (фиг. 1) число отображается на втором индикаторе 29.

С приходом на вход D-триггера D1 (фиг. 7) третьего импульса цикл измерения и индикации частоты вращения повторяется.

Блок 10 (фиг. 1) управления работает следующим образом. Предварительно подачей сигнала "Сброс" все элементы блока 10 управления устанавливают в исходное состояние. При подаче сигнала с помощью первого включателя S1 (фиг. 8) открывается первый элемент D7 совпадения и очередной импульс, поступающий на первый вход блока 10 (фиг. 1) управления с выхода третьего формирователя 6 датчика 2 синхронизации (импульс впрыска топлива), устанавливает первый триггер D21 (фиг.8) в единичное состояние. Своим прямым выходом этот триггер открывает второй элемент D8 совпадения для прохождения через него очередного импульса, поступившего на второй вход блока 10 (фиг. 1) управления с выхода второго формирователя 5 датчика 1 частоты вращения (импульса ВМТ). При этом второй триггер D22 (фиг. 8) переходит в единичное состояние и открывает пятый элемент D11 совпадения для прохождения через него основных импульсов с второго выхода первого делителя D1 частоты, уменьшающего частоту поступивших на его вход импульсов в 4 раза.

Первый основной импульс с выхода пятого элемента D11 совпадения поступает одновременно на вход синхронизации триггера D29 синхронизации, первый и второй входы синхронизации пятого делителя D5 частоты и первые входы десятого D16, одиннадцатого D17 и двенадцатого D18 элементов совпадения. Триггер D29 синхронизации переходит в единичное состояние и своим прямым выходом открывает седьмой D13 и девятый D15 элементы совпадения и переводит третий триггер D23 в единичное состояние. При этом импульсы с выхода генератора 3 (фиг. 1) опорной частоты (четвертый вход блока 10 управления) начинают поступать через второй выход блока 10 управления на счетный вход первого счетчика 11. Одновременно импульсы с выхода генератора 3 опорной частоты, пройдя второй D2 (фиг. 8) и третий D3 делители частоты, поступают через третий элемент D9 совпадения и десятый выход блока 10 (фиг. 1) управления на вход седьмого счетчика 17 с частотой импульсов опорного генератора, уменьшенной в 56 раз. Импульс с выхода пятого делителя D5 частоты (фиг. 8) переводит седьмой триггер D27 в единичное состояние и своим прямым выходом открывает тринадцатый элемент D19 совпадения, через который импульсы с второго выхода второго делителя D2 поступают через шестой выход на счетный вход третьего счетчика 13 (фиг. 1). Одновременно положительный перепад напряжения на прямым выходе седьмого триггера D27 поступает (фиг. 8) на седьмой выход блока 10 (фиг. 1) управления и далее на второй (управляющий) вход второго коммутатора 20, на первый вход шестого делителя D6 частоты (фиг. 8) и через второй элемент D32 "ИЛИ" и выход 9 на вход шестого счетчика 16 адреса (фиг. 1). Импульсы с выхода генератора 3 опорной частоты, пройдя второй делитель D2 частоты (фиг. 8) и уменьшив свою частоту в 7 раз, поступают через выход 6 на счетный вход третьего счетчика 13 (фиг. 1). Первый основной импульс с выхода пятого элемента D11 совпадения (фиг. 8), поступивший одновременно на первые входы десятого D16, одиннадцатого D17 и двенадцатого D18 элементов совпадения, через них не проходит, так как на их вторых входах к этому моменту не сформировались сигналы логической единицы.

Второй основной импульс снова изменяет состояние триггера D29 синхронизации, который своим прямым выходом закрывает седьмой элемент D13 совпадения, прекращая прохождение через него импульсов опорной частоты на счетный вход первого счетчика 11 (фиг. 11), а инверсным выходом открывает седьмой элемент D14 совпадения (фиг. 8) для пропуска импульсов опорной частоты через четвертый выход на счетный вход второго счетчика 12 (фиг. 1). Этим же сигналом с инверсного выхода триггера D29 синхронизации (фиг. 8) пятый триггер D25 переводится в единичное состояние. Последний открывает девятый элемент D15 совпадения, который в свою очередь открывает одиннадцатый элемент D17 совпадения. При этом второй основной импульс проходит одиннадцатый элемент D17 совпадения и через пятый выход поступает на второй вход четвертого формирователя 7 (фиг. 1). По сигналу с прямого выхода триггера D29 синхронизации (фиг. 8) через третий выход первый коммутатор 19 (фиг.1) подключает выход первого счетчика 11 к второму (информационному) входу первого оперативного запоминающего устройства 21. Дальнейший процесс записи информации в первое оперативное запоминающее устройство 21 по нулевому адресу и сброса первого 11 и второго 12 счетчиков приведен ранее в описании изобретения.

Третий основной импульс с выхода пятого элемента D11 совпадения (фиг. 8) снова изменяет состояние триггера D29 синхронизации, в результате чего снова открывается седьмой элемент D13 совпадения, обеспечивая поступление импульсов опорной частоты на счетный вход первого счетчика 11 (фиг. 1), и закрывается восьмой элемент D14 совпадения (фиг.8), прекращая поступления этих импульсов на счетный вход второго счетчика 12 (фиг. 1). Одновременно перепад напряжения на прямым выходе триггера D29 синхронизации (фиг. 8), пройдя девятый элемент D15 совпадения, устанавливает в единичное состояние шестой триггер D26, который своим прямым выходом открывает двенадцатый элемент D18 совпадения. В этот момент импульс, действующий на первом входе двенадцатого элемента D18 совпадения, появляется на его выходе и через первый элемент D31 "ИЛИ" и первый выход поступает на счетный вход пятого счетчика 15 адреса (фиг. 1), устанавливая на его выходе код первого адреса. Таким образом, импульс на выходе первого элемента D31 "ИЛИ" (фиг. 8) в процессе измерения выделяется только с приходом третьего основного импульса. Задержка на два основных импульса необходима для исключения записи в первое оперативное запоминающее устройство 21 (фиг. 1) по нулевому адресу случайного числа, зафиксированного вторым счетчиком 12 перед началом измерения.

При повороте коленчатого вала двигателя на угол, соответствующийпериоду изменения крутящего момента, то есть с появлением на выходе пятого элемента D11 совпадения (фиг. 8) восьмого импульса, на выходе пятого делителя D5 появляется перепад напряжения, который переводит седьмой триггер D27 в нулевое состояние. Положительным перепадом напряжения на инверсном выходе седьмого триггера D27 открывается четырнадцатый элемент D20 совпадения и через восьмой выход импульсы опорной частоты с второго выхода второго делителя D2 частоты поступают на счетный вход четвертого счетчика 14 (фиг. 1). Одновременно отрицательный перепад напряжения на прямым выходе седьмого триггера D27 (фиг. 8) прекращает поступление импульсов опорной частоты через тринадцатый элемент D19 совпадения и шестой выход на счетный вход третьего счетчика 13 (фиг. 1).

Описанный процесс работы блока 10 управления в режиме измерения продолжается до завершения цикла работы двигателя. При этом на втором выходе шестого делителя D6 частоты (фиг. 8) появляется положительный перепад напряжения, который открывает десятый элемент D16 совпадения, и действующий на его первом входе основной импульс проходит на установочный вход триггера D28 режима работы и переводит его в единичное состояние. Отрицательный перепад напряжения на инверсном выходе триггера D28 режима работы закрывает пятый D11, седьмой D13, восьмой D14, тринадцатый D19 и четырнадцатый D20 элементы совпадения и переводит третий триггер D23 в нулевое состояние, закрывая третий элемент D9 совпадения и прекращая прохождения через него импульсов опорной частоты.

Одновременно положительный перепад напряжения на прямом выходе триггера D28 режима работы открывает четвертый элемент D10 совпадения для прохождения через него импульсов опорной частоты (пятый вход) на первый вход шестого элемента D12 совпадения. К этому моменту устройство подготовлено к обработке результатов измерений вычислению коэффициента неравномерности вращения в пределах цикла работы двигателя, что осуществляется путем запуска вычислителя 27 (фиг. 1). Для вычисления коэффициента неравномерности вращения в пределах первого периода изменения крутящего момента нажимают второй кнопочный включатель S2 (фиг. 8). При этом четвертый триггер D24 переходит в единичное состояние и открывает шестой элемент D12 совпадения для прохождения импульсов на первый вход синхронизации четвертого делителя D4 частоты и через инвертор D30, первый элемент D31 "ИЛИ" и первый выход на счетный вход пятого счетчика 15 адреса (фиг. 1). С приходом на первый вход синхронизации четвертого делителя D4 частоты (фиг. 8) семи импульсов на его втором выходе появляется перепад напряжения, который переводит четвертый триггер D24 в нулевое состояние и шестой элемент D12 совпадения закрывается. Одновременно этот перепад напряжения через второй элемент D32 "ИЛИ" и девятый выход поступает на счетный вход шестого счетчика 16 (фиг. 1) с последующим формированием кода первого адреса. При этом после вычисления на первом индикаторе 28 появляется значение коэффициента неравномерности вращения в пределах первого периода изменения крутящего момента. Значения коэффициентов неравномерности вращения в пределах второго и последующих периодов изменения крутящего момента определяются периодическим нажатием второго кнопочного включателя S2 (фиг. 8). На этом цикл работы блока 10 (фиг.1) управления заканчивается и подачей сигнала "Сброс" он снова устанавливается в исходное состояние.

Первый 19 и второй 20 коммутаторы работают аналогично. При поступлении на второй (управляющий) вход первого коммутатора 19 (20) (вход 3, фиг. 9) сигнала логического нуля с третьего выхода блока 10 (фиг. 1) управления код числа, присутствующий на первом входе (шине 1, фиг. 9) первого коммутатора 19 (20), передается на его выход, то есть информационный выход первого счетчика 11 (13) подключается к второму (информационному) входу первого оперативного запоминающего устройства 21 (22), после чего содержимое этого счетчика переписывается в первое оперативное запоминающее устройство 21 (22). При подаче на второй (управляющий) вход первого коммутатора 19 (20) логической единицы код числа, присутствующий на втором входе (шине 2, фиг. 9) первого коммутатора 19 (20), появляется на его выходе, то есть информационный выход второго счетчика 12 (14) подключается к второму (информационному) входу первого оперативного запоминающего устройства 21 (22) и содержимое этого счетчика переписывается в первое оперативное запоминающее устройство 21 (22).

Таким образом, происходит поочередное подключение информационных выходов первого (11) 13 и второго 12 (14) счетчиков к второму (информационному) входу первого оперативного запоминающего устройства 21 (22) в зависимости от состояния логического сигнала на входе 3 (фиг. 9).

Схема первого 25 (фиг. 1) и второго 26 элементов сравнения работает следующим образом. Перед началом работы нажатием кнопочного включателя S1 (фиг. 1) приводят триггер D28 в исходное состояние. При этом положительным потенциалом с инверсного выхода триггера D28 открывается второй элемент D27 "ИЛИ", в результате чего открывается первый регистр 23 (фиг. 1) для записи первого числа. С поступлением на второй вход элемента 25 (26) сравнения (шину 1, фиг. 10) кода числа, записываемого по нулевому адресу в первое оперативное запоминающее устройство 21, это число переписывается в первый регистр 23 (24) и одновременно поступает с его выходе на первый вход элемента 25 (26) сравнения (шину 2, фиг. 10). Далее с помощью сумматоров D1-D16 происходит сравнение чисел А и В поразрядно. Поскольку А=В, то на выходе третьего элемента 19 совпадения появляется логический нуль (отрицательный перепад напряжения), который, пройдя третий инвертор D23 и первый элемент D26 "ИЛИ", переводит триггер D28 в единичное состояние, при котором через второй элемент D27 "ИЛИ" могут проходить управляющие сигналы только с выхода пятого инвертора D25. Одновременно происходит аналогичная запись этого же числа А во второй регистр 24 (фиг. 1). При поступлении на второй вход элемента сравнения 25 (26) (шину 1, фиг. 10) следующего числа аналогично происходит его сравнение с числом В с помощью сумматоров D1-D16.

Для первого элемента 25 сравнения (фиг. 1), если А<В, то срабатывает четвертый элемент D20 (фиг. 10) совпадения и сигнал с его выхода через пятый инвертор D25 и второй элемент D27 "ИЛИ" поступает на синхронизирующий (управляющий) вход первого регистра 23 (фиг. 1). По этому сигналу в первом регистре 23 вместо числа В записывается число А как новое число В. Одновременно происходит сравнение этих же чисел во втором элементе 26 сравнения. Поскольку условие А<В для него не выполняется, то во втором регистре 24 число не меняется.

Если А<В, то на выходе четвертого инвертора D24 (фиг. 10) появляется сигнал, который проходит первый элемент D26 "ИЛИ", но дальнейшего влияния на состояние триггера D28 не оказывает. Одновременно такое же сравнение чисел А и В происходит во втором элементе 26 сравнения (фиг. 1). При этом сигнал с выхода четвертого инвертора D24 (фиг. 10) поступает через второй элемент D27 "ИЛИ" на синхронизирующий (управляющий) вход второго регистра 24 (фиг. 1), в результате чего в нем записывается число А как новое число В.

Описанная работа схемы происходит далее аналогично по мере поступления на первый вход (шину) (фиг. 10) чисел в пределах цикла работы двигателя. По окончании цикла работы двигателя в первом 23 (фиг. 1)и втором 24 регистрах запоминаются соответственно максимальное и минимальное значения чисел. Для получения аналогичных чисел в пределах периода изменения крутящего момента необходимо предварительно установить триггер D28 (фиг. 10) в исходное состояние нажатием кнопочного включателя S1.

Для случая записи кода числа А, если А=В, следует отметить, что в действительности под числом В подразумеваются два числа: B_max, если оно записывается в первый регистр 23 (фиг. 1), и B_min, если оно записывается во второй регистр 24. В начале процесса поиска максимального и минимального значений чисел B_max B_min. Затем в результате последовательного перебора значений чисел, содержащихся в первом оперативном запоминающем устройстве 21, в первом 23 и во втором 24 регистрах запоминаются соответственно максимальное (B_max) и минимальное (B_min) значения чисел, то есть B_max B_min. В случае, когда в процессе последовательного перебора значений чисел окажется, что А B_max или А B_min, тогда код числа А не переписывается соответственно в первый 23 или во второй 24 регистры. При этом содержимое первого 23 и второго 24 регистров естественно не изменяется и, следовательно, на конечный результат, заключающийся в отыскании максимального и минимального значений чисел из заданной последовательности, этот случай влияния не оказывает.

Предлагаемое устройство наиболее целесообразно использовать для диагностирования технического состояния автомобилей, тракторов, комбайнов и других сельскохозяйственных и дорожно-строительных машин в процессе их технического обслуживания и ремонта на автомобильном транспорте, в сельском хозяйстве, в строительстве и дорожном хозяйстве, а также для целей доводки, испытания и контроля качества изготовления двигателей внутреннего сгорания на заводах-изготовителях автомобильной промышленности, тракторного, сельскохозяйственного и дорожно-строительного машиностроения.

Использование устройства позволяет по сравнению с существующими устройствами повысить точность контроля неравномерности вращения коленчатого вала двигателей внутреннего сгорания, увеличить достоверность диагностирования двигателей за счет возможности определения технического состояния отдельных цилиндров, а следовательно, повысить качество изготовления и эксплуатационную надежность двигателей и сократить затраты на поддержание их работоспособности в процессе эксплуатации.