устройство распознавания случайных сигналов

Формула изобретения

Устройство распознавания случайных сигналов, содержащее первый и второй блоки вычитания, первые входы которых объединены, первый четвертый логарифмические усилители, выходы которых соединены с первыми входами одноименных умножителей, соединенных выходами с соответствующими входами сумматора, пятый и шестой умножители, отличающееся тем, что в него введены блок синхронизации, тактовый генератор, блок формирования адреса, блок памяти эталонных значений признаков, седьмой десятый умножители, третий шестой блоки вычитания, пятый и шестой логарифмические усилители, пороговый элемент и элемент совпадения, первый и второй входы которого соединены соответственно с первым выходом блока синхронизации и с первым выходом тактового генератора, выход элемента совпадения соединен с первыми входами первого и второго блоков вычитания, вход тактового генератора подключен к второму выходу блока синхронизации, а второй выход тактового генератора подключен к входу блока формирования адреса, выходы которого соединены с входами блока памяти эталонных значений признаков, вторые входы пятого и шестого умножителей соединены с выходами соответственно первого и второго блоков вычитания, выход пятого умножителя подключен к входам седьмого умножителя, пятого логарифмического усилителя и третьего блока вычитания, выход которого соединен с входом второго логарифмического усилителя, выход шестого умножителя подключен к входам восьмого умножителя, шестого логарифмического усилителя и четвертого блока вычитания, выход которого соединен с входом четвертого логарифмического усилителя, выход седьмого умножителя подключен через пятый блок вычитания к входу первого логарифмического усилителя, выход восьмого умножителя через шестой блок вычитания соединен с входом третьего логарифмического усилителя, первые входы девятого и десятого умножителей подключены к выходам соответственно пятого и шестого логарифмических усилителей, а выходы девятого и десятого умножителей подключены к пятому и шестому входам сумматора, выход которого соединен с первым входом порогового элемента, выход которого является выходом устройства, вход блока синхронизации является входом устройства, вторые входы первого и второго блоков вычитания, первого десятого умножителей и порогового элемента подключены соответственно к первому тринадцатому выходам блока памяти эталонных значений признаков.

Описание изобретения к патенту

Изобретение относится к области радиотехники и может быть использовано для распознавания образцов.

Известно устройство [1] являющееся прототипом, предназначенное для распознавания случайных сигналов, описываемых бета-распределением. Данное устройство состоит из четырех блоков вычитания, одного сумматора, шести умножителей и четырех логарифмических усилителей. Выход первого умножителя соединен с первыми входами первого и второго блоков вычитания, выход второго умножителя соединен с первыми входами третьего и четвертого блоков вычитания, выходы первого, второго, третьего и четвертого блоков вычитания подсоединены соответственно к входам первого, второго, третьего и четвертого логарифмических усилителей, выходы которых соединены с первыми входами соответственно третьего, четвертого, пятого и шестого умножителей. Выходы этих умножителей соединены соответственно с первым, вторым, третьим и четвертым входами сумматора. На вторые входы всех умножителей, первого, второго, третьего и четвертого блоков вычитания подаются соответствующие эталонные значения признаков. Это устройство является оптимальным для распознавания объектов по признакам, значения которых лежат в пределах [0,1] и подчиняются бета-распределению. Перестройка устройства для распознавания других объектов осуществляется путем изменения эталонных значений параметров.

Недостатком этого устройства является малая точность при отличии закона распределения признаков от бета-распределения.

Целью изобретения является повышение точности распознавания устройства распознавания.

Поставленная цель достигается тем, что в устройство, содержащее сумматор, два блока вычитания, шесть умножителей и четыре логарифмических усилителя, причем выход первого умножителя соединен с первыми входами первого и второго блоков вычитания, выход второго умножителя соединен с первыми входами третьего и четвертого блоков вычитания, выходы первого, второго, третьего и четвертого блоков вычитания подсоединены соответственно к входам первого, второго, третьего и четвертого логарифмических усилителей, выходы которых соединены с первыми входами соответственно третьего, четвертого, пятого и шестого умножителей; выходы этих умножителей соединены соответственно с первым, вторым, третьем и четвертым входами сумматора, дополнительно введены четыре умножителя, два логарифмических усилителя, четыре блока вычитания, тактовый генератор, блок формирования адреса, блок памяти эталонных значений (БПЭЗ), пороговый элемент, блок синхронизации, элемент совпадения.

Первые входы первого и второго блоков вычитания объединены, первые входы первых четырех умножителей соединены с выходами четырех логорифмических усилителей соответственно, а выходы с четырьмя входами сумматора. Первый вход элемента совпадения соединен с первым выходом блока синхронизации, второй вход с первым выходом тактового генератора, а выход с первыми входами первого и второго блоков вычитания. Вход тактового генератора подключен к второму выходу блока синхронизации, а второй выход к входу формирователя адреса, выходы которого соединены с входами блока памяти эталонных значений признаков. Выходы блока памяти эталонных значений подключены к вторым входам первого и второго блоков вычитания, первого-десятого умножителей и порогового элемента. Первые входы пятого и шестого умножителей соединены с выходами первого и второго блоков вычитания соответственно. Выход пятого умножителя подключен к входам седьмого умножителя, пятого логарифмического усилителя и третьего блока вычитания, выход которого соединен с входом второго логарифмического усилителя. Выход шестого умножителя подключен к входам восьмого умножителя, шестого логарифмического усилителя и четвертого блока вычитания, выход которого соединен с входом четвертого логарифмического усилителя. Выход седьмого умножителя подключен через пятый блок вычитания к входу первого логарифмического усилителя. Выход восьмого умножителя через шестой блок вычитания соединен с входом третьего логарифмического усилителя. Первые входы девятого и десятого умножителей подключены к выходам пятого и шестого логарифмических усилителей соответственно, а выходы к пятому и шестому входам третьего сумматора, выход которого соединен с первым входом порогового элемента, выход последнего является выходом устройства. Вход блока синхронизации является входом устройства.

Введенные в предлагаемое устройство новые блоки: четыре умножителя, два логарифмических усилителя, четыре блока вычитания, тактовый генератор, блок формирования адреса, блок синхронизации, блок памяти эталонных значений, пороговый элемент и элемент совпадения известны и широко используются в радиотехнике, но их введение и новые неизвестные ранее в технической литературе связи позволили получить устройство распознавания, оптимальное для широкого круга входных сигналов, т.е. у предлагаемого устройства структуры оказывается согласованной со статистическими свойствами более широкого класса входных сигналов, нежели структура прототипа.

Структурная схема предлагаемого устройства приведена на фиг.1. Устройство состоит из блока вычитания 1, на первый вход которого подается сигнал распознавания объекта с выхода элемента совпадения 28, а выход подсоединен к первому входу умножителя 2, выход умножителя 2 подключен к первому входу умножителя 3 и входам логарифмического усилителя 4 и блока вычитания 5. Выход умножителя 3 подсоединен к первому входу блока вычитания 6, выход которого подключен к входу логарифмического усилителя 9. Выход логарифмического усилителя 9 подсоединен к первому входу умножителя 11, выход которого соединен с первым входом сумматора 12.

Выход логарифмического усилителя 4 подключен к первому входу умножителя 7, выход которого соединен с входом сумматора 12. Выход блока вычитания 5 соединен с входом логарифмического усилителя 8, выход которого соединен с первым входом умножителя 10. Выход умножителя 10 соединен с третьим входом сумматора 2. Первый вход блока вычитания 13 соединен с первым входом блока вычитания 1, выход блока вычитания 13 подключен к первому входу умножителя 14, выход которого соединен с входом логарифмического усилителя 16 и входами блока вычитания 15 и умножителя 17. Выход блока вычитания 15 подсоединен к входу логарифмического усилителя 18, выход которого подсоединен к первому входу умножителя 21. Выход умножителя 21 подсоединен к четвертому входу сумматора 12. Выход логарифмического усилителя 16 соединен с первым входом умножителя 19, выход которого подсоединен к пятому входу сумматора 12. Выход умножителя 17 соединен с первым входом блока вычитания 20, выход которого подключен к входу логарифмического усилителя 22. Выход логарифмического усилителя 22 соединен с первым входом умножителя 23, выход которого подключен к шестому входу сумматора 12. Выход сумматора 12 подключен к первому входу порогового элемента 25.

Кроме того, в устройство входит блок синхронизации 29, на вход которого поступает распознаваемый сигнал, первый выход подсоединен к первому входу элемента совпадения 28, второй выход блока синхронизации соединен с входом тактового генератора 27. Второй вход элемента совпадения соединен с первым выходом тактового генератора 27, второй выход которого соединен с входом блока формирования адреса 26. Вторые входы всех десяти умножителей, первого 1 и второго 13 блоков вычитания и порогового элемента 25 соединены с соответствующими выходами БПЭЗ 24. Входы БПЭ3 24 соединены с соответствующими выходами блока формирования адреса 26.

Работает устройство следующим образом. Отсчеты сигнала с 1-го по к-й, выбранные с частотой F_т, с элемента совпадения 28 поступают на блоки вычитания 1 и 13, где из входного сигнала вычитания минимальные значения сигнала для объекта 1 (блок вычитания 1) и объекта 2 (блок вычитания 13). Блоки 1-11 производят формирование функции правдоподобия для первого объекта, блоки 13-23 для второго. Более подробно рассмотрим работу блоков 1-11. Сигнал после оцентрирования (в блоке 1) и нормирования (в блоке 2) преобразуется в сигнал, значения которого лежат в интервале АО,10, и поступает на трехканальную схему нелинейной весовой обработки. В первом канале (блоки 3,6,9,11) сигнал умножается в блоке 3 на постоянную величину, поступающую из блока памяти эталонных значений 24, соответствующую первому объекту, затем вычитается в блоке 6 из постоянного уровня, равного 1. Далее сигнал подвергается нелинейной функциональной обработке в блоке 9. В результате обработки на выходе блока 9 имеем следующий преобразованный сигнал:



где x_i-i-й отсчет (значение) признака, l⁽_i¹⁾ минимальное значение входной величины для первого класса, l⁽_i¹⁾ интервал существования х_i для первого класса, ⁽_i¹⁾ постоянный множитель для i-го отсчета первого класса.

После умножения на множитель (⁽_i¹⁾+⁽_i¹⁾), где ⁽_i¹⁾, ⁽_i¹⁾ эталонные значения параметров для первого класса, в умножителе 11 сигнал поступает на сумматор 12. Во втором канале, содержащем блоки 4 и 7, происходит нелинейно-весовая обработка сигнала (блок 4) log[(x_i-l⁽_i¹⁾)/l⁽_i¹⁾] и умножение (блок 7) на величину ⁽_i¹⁾, после чего сигнал поступает в сумматор 12.

В третьем канале (блоки 5,8,10) происходит вычитание входного сигнала из постоянного уровня, равного 1, в блоке 5, нелинейно-весовая обработка (блок 8) и умножение на величину ⁽_iⁱ⁾ (блок 10), в результате на выходе блока 10 получаем значение ⁽_i¹⁾log[1-(x_i-l⁽_i¹⁾)/l⁽_i¹⁾], которое поступает в сумматор 12. Блоки (13-23) работают аналогично блокам (1-11), т.е. канал 4 (блоки 15-18-21) выполняют те же функции, что и канал 3 (блоки 5-8-10), только на умножители (блоки 21, 19, 23) подаются соответственно величины ⁽_i²⁾, ⁽_i²⁾, ⁽_i²⁾+⁽_i²⁾ соответствующие эталонным значениям для второго класса. Канал 5 (блоки 16, 19) работает аналогично каналу 2 (блоки 4,7), канал 6 (блоки 17, 12, 22, 23) аналогично каналу 1 (блоки 3, 6, 9, 11). Результаты обработки каналов 1-6 поступают на сумматор 12. С сумматора 12 сигнал подается на пороговый элемент 25, на второй вход которого поступает значение порога с блока памяти эталонных значений БПЭЗ 24.

В сумматоре 12 накапливаются результаты обработки нескольких (к) отсчетов сигнала. Выборка отсчетов производится с интервалом Т_т, задаваемым тактовым генератором (27). Блок формирования адреса (26) осуществляет подачу на вторые входы соответствующих блоков эталонных значений признаков из БПЭЗ 24, соответствующих определенному отсчету сигнала. При превышении выходным сигналом блока 12 порогового значения, в блоке 25 выдается решение о том, что распознаваемый объект относится к первому классу, в противном случае к второму классу. Один из вариантов выполнения блока управления 26 и БПЭЗ 24 приведен на фиг.2.

Преимуществом предлагаемого устройства по сравнению с прототипом является увеличение точности распознавания в связи с тем, что структура предлагаемого устройства оказывается согласованной со статистическими свойствами более широкого класса входных сигналов, нежели структура прототипа.