логическое устройство

Формула изобретения

1. ЛОГИЧЕСКОЕ УСТРОЙСТВО, включающее в себя логический элемент, имеющий набор входов и выход, первый инвертор, соединенный с выходом логического элемента, второй инвертор, который соединен через первый инвертор с входом одного инвертора, соединенного с выходом другого, отличающееся тем, что, с целью расширения функциональных возможностей, содержит первые переключающие средства, подключенные между выходом логического элемента и входом первого инвертора и имеющие управляющий вход, подключенный к входу логического элемента, и вторые переключающие средства, подключенные между выходом логического элемента и входом первого инвертора и имеющие управляющий вход, подключенный к средствам селекции логического устройства.

2. Устройство по п. 1, отличающееся тем, что первые переключающие средства являются вентильной схемой передачи, включающей в себя первый и второй транзисторы с противоположным типом проводимости и инвертор, подключенный между входом логического элемента и затвором одного из транзисторов, причем затвор другого транзистора подключен к входу логического элемента.

3. Устройство по п. 2, отличающееся тем, что вторые переключающие средства содержат одиночный транзистор, затвор которого подключен к средствам селекции и канал исток-сток которого подключен между выходом логического элемента и входом первого инвертора.

4. Устройство по п.1, отличающееся тем, что логический элемент является НЕ-И вентилем.

5. Устройство по п. 2, отличающееся тем, что связь между логическим элементом и вентильной схемой передачи такова, что время установления для входного сигнала, чтобы проходить в вентильную схему передачи, короче, чем время установления для такого же сигнала для прохождения через логический элемент.

Описание изобретения к патенту

Изобретение относится к электронным интегральным схемам типа, содержащего способные образовывать логические схемные структуры.

Изобретение находит конкретное использование в способной образовывать логическую схемную структуру типа, который раскрыт в [1] в котором логическая схемная структура содержит матрицу дискретных участков, или ячеек, каждая из которых является логической схемой, которая приспособлена выполнять простую логическую функцию. Типично простая логическая функция осуществляется посредством двухвходовой схемой И-НЕ.

Структура этого типа имеет возможность программироваться таким образом, чтобы образовывать различные схемы И-НЕ. Одна такая функция известна как фиксирующая состояние функция и в логической структуре. Фиксирующая состояние функция может быть осуществлена использованием четырех схем И-НЕ.

Недостаток ее в том, что чем большее число фиксирующих состояние функций, которое может потребоваться от любой логической структуры, тем меньше схем И-НЕ остается для других необходимых функций. Это приводит к снижению общей эффективности структуры.

Цель изобретения расширение функциональных возможностей.

Для этого предусмотрена дополнительная логическая схема для присоединения каждой из логических схем к каждому дискретному участку, чтобы дать возможность каждому участку иметь большее программируемое средство и таким образом расширить использование структуры.

В соответствии с изобретением способная образовывать структуру полупроводниковая интегральная схема содержит область, сформированную множеством логических схем на дискретных участках, каждая схема имеет ограниченную простую логическую функциональную способность и способна осуществлять простую логическую функцию, так и передавать системы между входами и выходами логических схем, имеющих прямые соединяющие пути, каждый с возможностью выбора в отношении его проводящего состояния, продолжающиеся для каждой указанной логической схемы, от ее выхода к входам первого набора из нескольких других указанных логических схем и от ее входов к выходам второго набора из нескольких других указанных логических схем, причем каждый набор является единственным в своем роде, а интегральная схема содержит дополнительную логическую схему для каждого дискретного участка или ячейки, причем указанная дополнительная логическая схема так расположена в пределах логической схемы участка или ячейки, чтобы быть выборочно управляемой управляющим средством и заставить логическую схему и дополнительную логическую схему, содержащую ячейку, действовать разными простыми логическими функциями.

Дополнительная логическая схема включает в себя инвертор, который расположен в параллель и в U-образной взаимосвязи с инвертором в логической схеме в пределах ячейки, чтобы служить в качестве фиксирующего состояние механизма, первого переключающего средства и второго переключающего средства.

Первое переключающее средство является передающим логическим элементом, содержащим первый и второй транзисторы, причем передающий логический элемент является управляемым сигналами, входящими в передающий логический элемент из указанной логической схемы. Второе переключающее средство содержит транзистор, состояние проводимости которого управляется указанным управляющим средством.

Обычно управляющее средство вводится в действие управляющим логической схемой сигналом, который заставляет одиночный транзистор находиться в проводящем состоянии, вследствие которого передающий логический элемент становится короткозамкнутым и не действующим, и таким образом ячейка действует исключительно как функция логического элемента И-НЕ.

Когда управляющий логической схемой сигнал не присутствует, одиночный транзистор вынужден быть в непроводящем состоянии, давая возможность передающему логическому элементу быть управляемым в открытое и закрытое действующее состояния, и ячейка действует исключительно как функция ключевой схемы с фиксацией состояния.

Логическая схема включает в себя схему логического элемента и расположена так, что время установления сигнала для входного сигнала, чтобы проходить в передающий логический элемент, короче, чем время установления для того же сигнала, чтобы проходить через схему логического элемента, чтобы при этом совершать быстрое переключение передающего логического элемента между закрытым и открытым состояниями.

Дополнительный аспект этого изобретения предусматривает каскадирование множества индивидуальных ячеек, которые образуются для функции ключевой схемы с фиксацией состояния, чтобы сформировать сдвиговый регистр.

На чертеже показаны схематически две взаимосвязанные логические схемы или ячейки, каждая из которых включает в число членов дополнительную логическую схему.

Для удобства одинаковые компоненты в каждой ячейке идентично обозначены. Показанные две ячейки являются ведущей МС и ведомой SC ячейками с фиксацией состояния.

Каждая ячейка содержит основную двухвходовую схему И-НЕ G1 с входным буфером I1 в виде инвертора и добавочный инвертор I2. Ссылаясь на ведущую ячейку МС, один из входов СК схемы G1 переносит тактовые сигналы из мультиплексорного средства MUX1 в ячейку, в то время как другой вход D переносит сигналы данных из добавочного мультиплексорного средства MUX2 в ячейку.

Дополнительная логическая схема С вставляется между схемой И-НЕ G1 и входным буфером I1. При использовании управляющих сигналов от двоичного запоминающего устройства BS, которое также обеспечивает управляющие сигналы для мультиплексоров MUX1 и MUX2, дополнительная логическая схема располагается так, чтобы изменять функцию И-НЕ ячейки в функцию ключевой схемы с фиксацией состояния.

Дополнительная логическая схема содержит дополнительный инвертор I3, который соединяется в параллель и в U-образную взаимосвязь с инвертором I2 в логической схеме и так располагается, чтобы выполнять функцию фиксирующего состояние механизма. Добавочный инвертор I4 инвертирует тактовые сигналы из входа СК ячейки МС в транзистор Т2 ячейки SC.

Имеются два переключающих средства, первое содержит два транзистора Т1 и Т2 противоположно полярных типов, соединенных в параллель, чтобы сформировать передающий логический элемент, а второе одиночный транзистор Т3, выполняющий функцию ключа.

Выбор ячейки (содержащей логическую схему вместе с дополнительной логической схемой), чтобы выполнять как функцию логического элемента И-НЕ, так и функцию с фиксацией состояния, обусловливается управляющим логическим элементом сигналом G CS, который исходит из двоичного запоминающего устройства BS. Когда сигнал G CS присутствует, транзистор Т3 вынужден проводить, и переключающие короткозамыкающие схемы транзисторы Т1 и Т2, формирующие передающий логический элемент, делают его недействующим.

В этих обстоятельствах ячейка действует исключительно как функция логических элементов И-НЕ.

С другой стороны, когда сигнал G CS не присутствует, транзистор Т3 является непроводящим, и транзисторы Т1 и Т2 управляются тактовыми сигналами от входа СК логической схемы И-НЕ G1, причем подающимися непосредственно на транзистор Т1, с одной стороны, и через инвертор I4 на транзистор Т2, с другой стороны, вместе с превалирующим выходом ОР логического элемента G1 самого на передающий логический элемент. Сигналы, передаваемые передающим логическим элементом (Т1 + Т2) от выхода ОР, запираются фиксирующим состояние механизмом, содержащим инверторы I2 и I3. В этих обстоятельствах ячейка действует как функция ключевой схемы с фиксацией состояния.

Действие фиксирующей состояние функции и управление передающего логического элемента подытоживаются в следующей таблице. СК D ОР Передающий

логический эле-

мент (Т1 + Т2) 1 1 0 Закрыт 0 0 1 Открыт 1 0 1 Закрыт 0 1 1 Открыт

Когда входной сигнал СК находится в одном двоичном состоянии и передающий логический элемент закрыт, защелка (12 и 13) следит за сигналом данных на входе D. Однако для того, чтобы не допустить потери сигнала, когда передающий логический элемент готов почти открыться, сигналы на передающий логический элемент должны быть достаточно быстрыми, чтобы произвести изменение состояния ключа, прежде чем сигнал на входе логического элемента G1 будет действовать на защелку (12 и 13). Таким образом, быстрое переключение защелки достигается как следствие более коротких времен установления сигнала для сигналов, проходящих на передающий логический элемент, чем через схему И-НЕ G1. В изобретении ячейки, действующие в защелкивающем режиме, как описано, и далее взаимосвязанные в виде сдвигового регистра (причем два таких каскада показаны как ведущая ячейка МС и ведомая ячейка С), удобно использовать инвертированный выход в качестве инвертора I4 от предыдущей ячейки, для использования в качестве инвертированного тактового входа для последующей ячейки.

Использование большого количества защелок, каскадированных вместе, будет формировать сдвиговый регистр, который не только увеличивает скорость, но и способствует более эффективному использованию структуры.