устройство для контроля качества магнитного носителя

Формула изобретения

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КАЧЕСТВА МАГНИТНОГО НОСИТЕЛЯ, содержащее генератор импульсов, первый и второй счетчики, блок счетчиков, первый и второй мультиплексоры, первый и второй триггеры, блок воспроизведения, блок сумматоров по модулю два, первый элемент И, первый и второй элементы задержки, причем выход первого счетчика соединен со счетным входом второго счетчика и с первым входом блока счетчиков импульсов, выход генератора импульсов подключен к синхровходу первого триггера, прямой выход первого триггера подключен к второму входу первого элемента И, а инверсный выход первого триггера подключен к своему информационному входу, выход первого элемента И является выходом сигнала записи устройства, прямой выход первого мультиплексора соединен с входом первого элемента задержки и первым входом второго мультиплексора, выход первого элемента задержки подключен к второму входу второго мультиплексора, выход второго мультиплексора соединен с входом второго элемента задержки, выход второго элемента задержки присоединен к второму входу первого мультиплексора, группа выходов считывания устройства подключена к группе входов блока воспроизведения, группа выходов которого подключена к группе входов блока суммирования по модулю два, первая группа выходов которого подключена к группе входов шифратора, группа выходов которого подключена к группе входов блока передачи данных в системную шину, группа выходов которого является информационными входами устройства, отличающееся тем, что введены микроконтроллер, блок постоянной памяти, третий счетчик, блок инициализации работы, блок передачи данных в системную шину, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый триггеры, второй, третий, четвертый элементы И, два элемента И НЕ, три элемента И с инверсным входом, одиннадцать элементов ИЛИ, два элемента ИЛИ НЕ, третий, четвертый, пятый, шестой, седьмой элементы задержки, сумматор по модулю два, и LC цепочка, причем выход "IOW" устройства соединен с первым входом первого элемента И НЕ, группа адресных входов устройства подключена к группе адресных входов блока постоянной памяти, выход "IOR" устройства соединен с первым входом второго элемента И НЕ, первый выход блока постоянной памяти соединен с вторым входом первого элемента И НЕ, четвертый выход блока постоянной памяти соединен с вторым входом второго элемента И НЕ, выход первого элемента И НЕ соединен с первым входом первого элемента ИЛИ, выход второго элемента И НЕ соединен с первым входом второго элемента ИЛИ, выход "AEN" устройства соединен с вторым входом первого элемента ИЛИ и с вторым входом второго элемента ИЛИ, выход первого элемента ИЛИ подключен к первому входу блока инициализации работы, выход которого соединен с третьим входом микроконтроллера, первый выход LC цепочки присоединен к первому входу микроконтроллера, второй выход LC цепочки присоединен к второму входу микроконтроллера, выход второго элемента ИЛИ соединен с синхровходом третьего счетчика и с первым входом первого элемента И с инверсным входом и с первым входом второго элемента И с инверсным входом, первый выход третьего счетчика соединен с вторым входом первого элемента И с инверсным входом, второй выход третьего счетчика соединен с вторым входом второго элемента И с инверсным входом и с третьим элементом задержки, выход первого элемента И с инверсным входом соединен с первым входом блока передачи данных в системную шину, выход второго элемента И с инверсным входом соединен с вторым входом блока передачи данных в системную шину, выход третьего элемента задержки соединен с первым входом первого элемента ИЛИ НЕ, выход первого элемента ИЛИ НЕ соединен с входом сброса третьего триггера и с входом сброса третьего счетчика, выход шестнадцатого триггера присоединен к синхровходу второго триггера и к седьмому элементу задержки, инверсный выход шестнадцатого триггера подключен к первому входу пятого элемента ИЛИ и к третьему входу блока передачи данных в системную шину, седьмой выход микроконтроллера соединен с вторым входом пятого элемента ИЛИ, выход пятого элемента ИЛИ соединен с синхровходом третьего триггера, выход третьего триггера присоединен к входу "IRQG" устройства, первый выход микроконтроллера соединен с четвертым входом блока передачи данных в системную шину, группа выходов микроконтроллера присоединена к второй группе входов блока передачи данных в системную шину, группа выходов второго счетчика соединена с третьей группой входов блока передачи данных в системную шину, выход блока счетчика импульсов подключен к синхровходу второго триггера и к первому входу второго элемента И, выход переноса второго счетчика соединен с синхровходом четвертого триггера, инверсный выход четвертого триггера соединен с четвертым входом микроконтроллера, прямой выход четвертого триггера соединен с первым входом второго элемента ИЛИ НЕ, четвертый выход микроконтроллера соединен с информационным входом шестого триггера и с входом "ЗАП" устройства, шестой выход микроконтроллера соединен с информационным входом седьмого триггера и с входом "СЧИТ" устройства, выход "ИНД" устройства соединен с синхровходом шестого триггера и с синхровходом седьмого триггера, выход второго элемента ИЛИ НЕ соединен с входом сброса шестого триггера и с входом сброса седьмого триггера, выход шестого триггера присоединен к первому входу третьего элемента ИЛИ и к входу сброса первого триггера и к первому входу первого элемента И, выход седьмого триггера соединен с вторым входом третьего элемента ИЛИ и с входом сброса восьмого триггера, и с входом сброса девятого триггера, и с входом сброса десятого триггера, и с входом сброса одиннадцатого триггера, и со входом сброса четырнадцатого триггера, и с информационным входом четырнадцатого триггера, выход третьего элемента ИЛИ соединен с вторым входом элемента И, с первым входом четвертого элемента ИЛИ, с входом сброса второго счетчика, с входом сброса четвертого триггера, выход второго элемента И соединен с вторым входом блока счетчика импульсов, выход первого счетчика соединен с вторым входом четвертого элемента ИЛИ, выход четвертого элемента ИЛИ соединен с входом сброса первого счетчика, выход генератора импульсов подключен к синхровходу первого счетчика, прямой выход пятого триггера соединен с вторым входом первого элемента ИЛИ НЕ, с вторым входом второго элемента ИЛИ НЕ, к второму входу блока инициализации работы с первым входом девятого элемента ИЛИ, с первым входом десятого элемента ИЛИ, инверсный выход пятого триггера подключен к четвертому элементу задержки, выход четвертого элемента задержки соединен с входом сброса пятого триггера, выход генератора соединен с синхровходом восьмого триггера, прямой выход восьмого триггера соединен с первым выходом первого мультиплексора, инверсный выход восьмого триггера соединен с информационным входом восьмого триггера, а прямой выход девятого триггера соединен с адресным входом первого мультиплексора, инверсный выход девятого триггера соединен с первым входом четвертого элемента И, инверсный выход первого мультиплексора соединен с первым и вторым входами третьего элемента И, и с вторым входом четвертого элемента И, и с синхровходом двенадцатого триггера, и с синхровходом тринадцатого триггера, выход третьего элемента И соединен с синхровходом десятого триггера, выход четвертого элемента И соединен с синхровходом одиннадцатого триггера, выход блока воспроизведения подключен к информационному входу десятого триггера и к информационному входу одиннадцатого триггера, выход десятого триггера подключен к первому входу сумматора по модулю два, выход одиннадцатого триггера подключен к второму входу сумматора по модулю два, выход сумматора по модулю два соединен с адресным входом второго мультиплексора, с синхровходом четырнадцатого триггера, и с первым входом третьего элемента И с инверсным входом, и с первым входом шестого элемента ИЛИ, и с первым входом восьмого элемента ИЛИ, выход двенадцатого триггера соединен с входом пятого элемента задержки и с первым входом седьмого элемента ИЛИ, выход тринадцатого триггера соединен с входом шестого элемента задержки и с вторым входом седьмого элемента ИЛИ, выход пятого элемента задержки соединен с вторым входом шестого элемента ИЛИ, выход шестого элемента ИЛИ присоединен к входу сброса двенадцатого триггера, выход шестого элемента задержки подключен к второму входу восьмого элемента ИЛИ, выход восьмого элемента ИЛИ соединен с входом сброса тринадцатого триггера, выход седьмого элемента ИЛИ соединен с первым входом блока воспроизведения и с вторым входом третьего элемента И с инверсным входом и с синхровходом пятнадцатого триггера, выход четырнадцатого триггера соединен с входом сброса пятнадцатого триггера и с вторым входом блока воспроизведения, прямой выход пятнадцатого триггера подключен к входу блока сумматоров по модулю два, инверсный выход пятнадцатого триггера подключен к информационному входу пятнадцатого триггера, выход третьего элемента И с инверсным входом подключен к синхровходу шестнадцатого триггера, выход седьмого элемента задержки соединен с вторым входом девятого элемента ИЛИ, восьмой выход микроконтроллера соединен с вторым входом десятого элемента ИЛИ, выход девятого элемента ИЛИ соединен с входом сброса шестнадцатого триггера, выход десятого элемента ИЛИ соединен с входом сброса второго триггера, выход второго триггера подключен к восьмому входу микроконтроллера, вторая группа выходов блока сумматоров по модулю два подключена к группе входов одиннадцатого элемента ИЛИ, второй выход микроконтроллера соединен с входом "НАПР" устройства, третий выход микроконтроллера соединен с входом "ШАГ" устройства, четвертый выход микроконтроллера соединен с входом "ЗАП" устройства, пятый выход микроконтроллера подключен к входу "УТЗ" устройства, шестой выход микроконтроллера соединен с входом "СИНТ" устройства, выход "ГОТ" устройства подключен к пятому входу микроконтроллера, выход "УСТ. ЗАВ" устройства подключен к шестому входу микроконтроллера, выход "ДОР "О" устройства подключен к седьмому входу микроконтроллера, выход одиннадцатого элемента ИЛИ соединен с информационным входом шестнадцатого триггера.

Описание изобретения к патенту

Изобретение относится к вычислительной технике, а именно к устройствам запоминания информации на магнитном носителе, и может быть использовано для контроля качества поверхности магнитных дисков.

Известно устройство для контроля качества магнитного носителя [1] содержащее задающий генератор, делитель частоты, блоки записи и воспроизведения с одноименными магнитными головками, блок регистров, счетчик импульсов и блок опроса регистров, который состоит из полосового фильтра, амплитудного дискриминатора по положительному и отрицательному сигналу воспроизведения, детектора нуль-переходов, триггера, элемента запрета, усилителя, линии задержки, D-триггер, объединенные в блок предварительной памяти импульсные счетчики сигналов выпадений, блок сложения сигналов и формирователь по экстремуму на каждую полуволну отклика воспроизведенного сигнала. Недостатком такого устройства является узкая область применения и низкая точность контроля магнитного носителя.

Известно устройство для контроля качества магнитного носителя [2] содержащее задающий генератор, первую схему сборки и счетчик выпадений сигналов, а также установленные в каждом блоке воспроизведения усилитель и амплитудный дискриминатор, блок регистров, число которых равно количеству блоков воспроизведения, вторую схему сборки, общий триггер, распределитель импульсов, полосовой фильтр, детектор нуль-переходов, одновибратор, схему запрета. Недостатком такого устройства является узкая область применения и низкая точность контроля магнитного носителя.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому решению является устройство для контроля качества магнитного носителя [3] содержащее задающий генератор, делитель частоты, блоки записи, подключенные выходами к записывающим магнитным головкам, магнитный носитель, механизм транспортирования, блок регистров, который составлен из регистров сдвига, первый счетчик импульсов, блок опроса регистров, первую линию элементов задержки, блок предварительной памяти, состоящий из второй группы счетчиков, блока воспроизведения, содержащий усилитель, полосовой фильтр, детектор нуль-переходов, одновибратор, элемент запрета, амплитудный дискриминатор по положительному сигналу воспроизведения, амплитудный дискриминатор по отрицательному сигналу воспроизведения, блок сложения, формирователь импульсов по экстремуму на каждую полуволну отклика воспроизведенного сигнала, первый триггер, второй D-триггер. Устройство содержит также коммутатор, дополнительный блок регистров, содержащий регистры сдвига, блок отображения гистограммы, блок селекций и подсчета групповых ошибок, состоящий из группы элементов И и третьей группы счетчиков, вторую линию задержки, формирователь масштабной сетки, сумматор.

Вход усилителя подключен к входу блока воспроизведения, выход усилителя через полосовой фильтр подключен к входу амплитудного дискриминатора по положительному сигналу воспроизведения, а через последовательно соединенные детектор нуль-переходов и одновибратор к установочному входу второго триггера, входу элемента запрета и тактовому выходу блока воспроизведения. Выход элемента запрета подключен к информационному выходу блока воспроизведения. Вход формирователя импульсов по экстремуму на каждую полуволну отклика воспроизведенного сигнала соединен с входами амплитудного дискриминатора сигнала по отрицательному сигналу воспроизведения, выходы которого через блок сложения соединены с входом "Сброс" первого триггера. Выход первого триггера соединен с D-входом второго триггера, С-вход которого соединен с выходом формирователя импульсов по экстремуму на каждую полуволну отклика воспроизведенного сигнала. Выход второго триггера соединен с вторым входом элемента запрета. В устройстве задающий генератор соединен выходом с первым входом блока опроса регистров, а также через делитель частоты с входами блоков записи.

Первый выход блока опроса регистров соединен с первым входом управления блока регистров, при этом количество регистров сдвига в блоке регистров соответствует числу импульсных счетчиков сигналов выпадений в блоке предварительно памяти, число которых соответствует количеству блоков воспроизведения. Первые управляющие входы регистров сдвига объединены и подключены к первому входу управления блока регистров. Вторые управляющие входы регистров сдвига объединены и подключены к второму входу управления блока регистров. Выход последовательного кода предыдущего регистра сдвига соединен с входом последовательного кода последующего регистра сдвига. Выход последовательного кода последнего регистра сдвига соединен с выходом блока регистров. Входы параллельного кода регистров сдвига подключены к соответствующим разрядным входам блока регистров, которые подключены поразрядно к выходам соответствующих счетчиков второй группы импульсных счетчиков сигналов выпадений блока предварительной памяти. Информационные входы второй группы импульсных счетчиков сигналов выпадений поразрядно подключены к информационным выходам блоков воспроизведения. Установочные входы второй группы импульсных счетчиков сигналов выпадений объединены и подключены через первую линию задержки к выходу первого счетчика импульсов, к второму входу управления блока регистров и второму входу блока опроса регистров. Вход первого счетчика импульсов подключен к тактовому выходу одного из блоков воспроизведения.

Коммутатор подсоединен входами к информационным и тактовым выходам блока воспроизведения, дополнительный блок регистров соединен входом управления с первым выходом блока сброса регистров, блок отображения гистограмм подсоединен первым входом к выходу первого счетчика импульсов, блок селекции и подсчета групповых ошибок соединен входом управления с первой линией задержки. Формирователь масштабной сетки подсоединен первым входом к выходу второй линии задержки и соединен вторым входом с одним из выходов коммутатора, подключенных к входам сумматора. Выход сумматора соединен с входом второй линии задержки и информационными входами блока селекции и подсчета групповых ошибок, подсоединенного другими информационными входами к выходам формирователя масштабной сетки и подключенного выходами к разрядным входам дополнительного блока регистров и к другим входам блока отображения гистограмм. При этом выход блока регистров, выход дополнительного блока регистров и другие выходы блока опроса регистров совпадают с выходными шинами, предназначенными для соединения с блоком индикации и цифропечати. Входы группы элементов и выходы третьей группы счетчиков сигналов выпадений совпадают соответственно с входами и выходами блока подсчета и селекции ошибок. Первые входы третьей группы счетчиков сигналов выпадений подсоединены к выходам группы элементов И, а их вторые входы совпадают с входом управления блока селекции и подсчета ошибок. Входы параллельного кода регистров сдвига совпадают с разрядными входами дополнительного блока регистров. Первые и вторые управляющие входы регистров сдвига совпадают соответственно с первым и вторым входами управления дополнительного блока регистров. Выход последовательного кода предыдущего регистра сдвига соединен с входом последующего регистра сдвига. Выход последовательного кода последнего регистра сдвига совпадает с выходом дополнительного блока регистров.

Недостатком этого устройства является узкая область применения и низкая точность контроля магнитного носителя.

Узкая область применения обусловлена тем, что устройство не может контролировать качество поверхности магнитного диска, так как в нем не предусмотрена фиксация момента начала цикла контроля вращающегося носителя и отсутствует система формирования синхропоследовательности для декодирования МФМ сигналов магнитной головки.

Низкая точность контроля магнитного носителя объясняется тем, что устройство дает усредненную характеристику дефектов магнитного носителя в виде гистограммы и не может строго фиксировать местоположение дефектного участка поверхности. При этом в устройстве не предусмотрена возможность паспортизации дефектных участков магнитного носителя с целью их указания при дальнейшей эксплуатации. Низкая точность контроля обусловлена также тем, что в устройстве итогом контроля является результат единичного прогона магнитного носителя, что может привести к ошибочному выводу о дефекте носителя за счет влияния внешних факторов (попадание пылинок в зазор между носителем и считывающей головкой, искровые и вибрационные помехи и др.).

Задача, решаемая изобретением, заключается в том, что в устройство для контроля качества магнитного носителя, содержащее генератор импульсов, первый и второй счетчики, блок счетчиков, первый и второй мультиплексоры, первый и второй триггеры, блок воспроизведения, блок сумматоров по модулю два, первый элемент И, первый и второй элементы задержки, причем выход первого счетчика соединен со счетным входом второго счетчика и с первым входом блока счетчика импульсов, выход генератора импульсов подключен к синхровходу первого триггера, прямой выход первого триггеpа подключен к второму входу первого элемента И, а инверсный выход первого триггера подключен к своему информационному входу, выход первого элемента И является выходом сигнала записи устройства, прямой выход первого мультиплексора соединен с входом первого элемента задержки и первым входом второго мультиплексора, выход первого элемента задержки подключен к второму входу второго мультиплексора, выход второго мультиплексора соединен с входом второго элемента задержки, выход второго элемента задержки присоединен к второму входу первого мультиплексора, группа входов считывания устройства подключена к группе входов блока воспроизведения, группа выходов которого подключена к группе входов блока суммирования по модулю два, первая группа выходов которого подключена к шифратору, группа выходов которого подключается к первой группе входов блока передачи данных в системную шину, группа выходов которого является информационными выходами устройства, дополнительно введены микроконтроллер, блок постоянной памяти, третий счетчик, блок инициализации работы, блок передачи данных в системную шину, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый триггеры, второй, третий, четвертый элементы И, первый, второй элементы И-НЕ, первый, второй, третий элементы И с инверсным входом, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый элементы ИЛИ, первый, второй элемент ИЛИ-НЕ, третий, четвертый, пятый, шестой, седьмой элементы задержки, сумматор по модулю два, LС-цепочка, причем выход устройства соединен с первым входом первого элемента И-НЕ, группа адресных входов устройства подключена к группе адресных входов блока постоянной памяти, выход устройства соединен с первым входом второго элемента И-НЕ, первый выход блока постоянной памяти, соединен с вторым входом первого элемента И-НЕ, четвертый выход блока постоянной памяти соединен с вторым входом второго элемента И-НЕ, выход первого элемента И-НЕ соединен с первым входом первого элемента ИЛИ, выход второго элемента И-НЕ соединен с первым входом второго элемента ИЛИ, выход устройства соединен с вторым входом первого элемента ИЛИ с вторым входом второго элемента ИЛИ, выход первого элемента ИЛИ присоединен к первому входу блока инициализации работы, выход блока инициализации работы присоединен к третьему входу микроконтроллера, первый выход LС-цепочки присоединен к первому входу микроконтроллера, второй выход LC-цепочки присоединен к второму входу микроконтроллера, выход второго элемента ИЛИ соединен с синхровходом третьего счетчика и с первым входом первого элемента И с инверсным входом и с первым входом второго элемента И с инверсным входом, первый выход третьего счетчика соединен с вторым входом первого элемента И с инверсным входом, второй выход третьего счетчика соединен с вторым входом второго элемента И с инверсным входом и с третьим элементом задержки, выход первого элемента И с инверсным входом соединен с первым входом блока передачи данных в системную шину, выход второго элемента И с инверсным входом соединен с вторым входом блока передачи данных в системную шину, выход третьего элемента задержки соединен с первым входом первого элемента ИЛИ-НЕ, выход первого элемента ИЛИ-НЕ соединен с входом сброса третьего триггера и с входом сброса третьего счетчика, выход шестнадцатого триггера присоединен к синхровходу второго триггера и к седьмому элементу задержки, инверсный выход шестнадцатого триггера подключен к первому входу пятого элемента ИЛИ и к третьему входу блока передачи данных в системную шину, седьмой выход микроконтроллера соединен с вторым входом пятого элемента ИЛИ, выход пятого элемента ИЛИ соединен с синхровходом третьего триггера, выход третьего триггера присоединяется к входу устройства, первый выход микроконтроллера соединен с четвертым входом блока передачи данных в системную шину, группа выходов микроконтроллера присоединена к второй группе входов блока передачи данных в системную шину, группа выходов второго счетчика соединена с третьей группой входов блока передачи данных в системную шину, выход блока счетчика импульсов подключен к синхровходу второго триггера и к первому входу второго элемента И, выход переноса второго счетчика соединен с синхровходом четвертого триггера, инверсный выход четвертого триггера соединен с четвертым входом микроконтроллера, прямой выход четвертого триггера соединен с первым входом второго элемента ИЛИ-НЕ, четвертый выход микроконтроллера соединен с информационным входом шестого триггера и с входом "Зап" устройства, шестой выход микроконтроллера соединен с информационным входом седьмого триггера и с входом "Счит" устройства, выход "Инд" устройства соединен с синхровходом шестого триггера и с синхровходом седьмого триггера, выход второго элемента сброса седьмого триггера, выход шестого триггера присоединен к первому входу третьего элемента ИЛИ к входу сброса первого триггера и к первому входу первого элемента И, выход седьмого триггера соединен с вторым входом третьего элемента ИЛИ и с входом сброса восьмого триггера и с входом сброса девятого триггера и с входом сброса десятого триггера и с входом сброса одиннадцатого триггера и входом сброса четырнадцатого триггера и с информационным входом четырнадцатого триггера, выход третьего элемента ИЛИ соединен с вторым входом второго элемента И, с первым входом четвертого элемента ИЛИ, с входом сброса второго счетчика, с входом сброса четвертого триггера, выход второго элемента И соединен с вторым входом блока счетчика импульсов, выход первого счетчика соединен с вторым входом четвертого, элемента ИЛИ, выход четвертого элемента ИЛИ соединен с входом сброса первого счетчика, выход генератора импульсов подключен к синхровходу первого счетчика, прямой выход пятого триггера соединен с вторым входом первого элемента ИЛИ-НЕ, с вторым входом второго элемента ИЛИ-НЕ, с вторым входом блока инициализации работы, с первым входом девятого элемента ИЛИ, с первым входом десятого элемента ИЛИ, инверсный выход пятого триггера подключен к четвертому элементу задержки, выход четвертого элемента задержки соединен с входом сброса пятого триггера, выход генератора соединен с синхровходом восьмого триггера, прямой выход восьмого триггера соединен с первым выходом первого мультиплексора, инверсный выход восьмого триггера соединен с информационным входом восьмого триггера, прямой выход девятого триггера соединен с адресным входом первого мультиплексора, инверсный выход девятого триггера соединен с первым входом четвертого элемента И, инверсный выход первого мультиплексора соединен с первым и вторым входами третьего элемента И, с вторым входом четвертого элемента И и с синхровходом двенадцатого триггера и с синхровходом тринадцатого триггера, выход третьего элемента И соединен с синхровходом десятого триггера, выход четвертого элемента И соединен с синхровходом одиннадцатого триггера, выход блока воспроизведения подключен к информационному входу десятого триггера и к информационному входу одиннадцатого триггера, выход десятого триггера подключен к первому входу сумматора по модулю два, выход одиннадцатого триггера подключен к второму входу сумматора по модулю два, выход сумматора по модулю два соединен с адресным входом второго мультиплексора, с синхровходом четырнадцатого триггера и с первым входом третьего элемента И с инверсным входом и с первым входом шестого элемента ИЛИ и с первым входом восьмого элемента ИЛИ, выход двенадцатого триггера соединен с входом пятого элемента задержки и с первым входом седьмого элемента ИЛИ, выход тринадцатого триггера соединен с входом шестого элемента задержки и с вторым входом седьмого элемента ИЛИ, выход пятого элемента задержки соединен с вторым входом шестого элемента ИЛИ, выход шестого элемента ИЛИ присоединен к входу сброса двенадцатого триггера, выход шестого элемента задержки подключен к второму входу восьмого элемента ИЛИ, выход восьмого элемента ИЛИ соединен с входом сброса тринадцатого триггера, выход седьмого элемента ИЛИ соединен с первым входом блока воспроизведения и с вторым входом третьего элемента И с инверсным входом и с синхровходом пятнадцатого триггера, выход четырнадцатого триггера соединен с входом сброса пятнадцатого триггера и с вторым входом блока воспроизведения, прямой выход пятнадцатого триггера подключен к входу блока сумматоров по модулю два, инверсный выход пятнадцатого триггера подключен к информационному входу пятнадцатого триггера, выход третьего элемента И с инверсным входом подключен к синхровходу шестнадцатого триггера, выход седьмого элемента задержки соединен с вторым входом девятого элемента ИЛИ, восьмой выход микроконтроллера соединен с вторым входом десятого элемента ИЛИ, выход девятого элемента ИЛИ соединен с входом сброса шестнадцатого триггера, выход десятого элемента ИЛИ соединен с входом сброса второго триггера, выход второго триггера подключен к восьмому входу микроконтроллера, вторая группа выходов блока сумматоров по модулю два подключена к группе входов одиннадцатого элемента ИЛИ, выход одиннадцатого элемента ИЛИ соединен с информационным входом шестнадцатого триггера, второй выход микроконтроллера соединен с входом "Напр" устройства, третий вывод микроконтроллера соединен с входом "Шаг" устройства, четвертый выход микроконтроллера соединен с входом "Зап" устройства, пятый выход микроконтроллера подключен к входу "Утз" устройства, шестой выход микроконтроллера соединен с входом "Синт" устройства, выход "Гот" устройства подключен к пятому входу микроконтроллера, выход "Уст.зав" устройства подключен к шестому входу микроконтроллера, выход "Дор." "0" устройства подключен к седьмому входу микроконтроллера.

Сущность изобретения состоит в расширении области применения путем обеспечения возможности фиксации момента начала цикла контроля вращающегося носителя; обеспечение синхронизации для декодирования МЧМ сигналов магнитной головки за счет обеспечения записи и последующего считывания синхрозоны, а также выбора контролирующего кода, обеспечивающего устойчивую подстройку фазы синхрогенератора.

Сущность изобретения состоит также в повышении точности контроля магнитного носителя путем автоматической локализации дефектного участка магнитного носителя за счет пересчета его местоположения в предполагаемый адрес, состоящий из номеров зоны (сектора) и дорожки с последующей фиксацией этих данных в виде таблицы при обнаружении ошибки на поверхности магнитного носителя производится 8-кратная запись-считывание на поверхность дефектной дорожки данного сектора, что позволяет с наибольшей вероятностью сделать вывод о качестве поверхности магнитного носителя.

Введение блока постоянной памяти обеспечивает дешифрацию адресов портов ввода-вывода и позволяет производить адресацию портов ввода-вывода. Введение микроконтроллера обеспечивает автономность работы устройства. Введение первого счетчика служит для выделения из текущего потока считываемой (записываемой информации момента прохождения байта информации. Введение второго счетчика предназначено для формирования номера текущего сектора.

Введение третьего счетчика предназначено для выполнения счета тактов с целью передачи информации в систему шин размером 2 байта.

Введение первого триггера служит для формирования записываемых данных в устройство в ходе МЧМ.

Введение второго триггера предназначено для сигнализации схемы управления о сбое при тестировании и необходимого повторного тестирования дорожки.

Введение третьего триггера обеспечивает формирование запроса прерывания в ППЭВМ. Запрос прерывания посылается в ППЭВМ в случае возникновения ошибок при считывании, а также по окончании тестирования.

Введение четвертого триггера обеспечивает сигнализацию микроконтроллеру о конце данных, записываемых (считываемых) на дорожке.

Введение пятого триггера обеспечивает запуск блока инициализации работы и начальный сброс второго, третьего, шестого, седьмого, шестнадцатого триггеров. Введение шестого триггера обеспечивает формирование сигнала начала записи.

Введение седьмого триггера обеспечивает формирование сигнала начала считывания. Введение восьмого триггера обеспечивает деление тактовой частоты 5 МГц пополам с целью обеспечения сеанса синхронизации. Введение девятого триггера служит для обеспечения сеанса синхронизации.

Введение десятого триггера предназначено для установки в состояние, соответствующее состоянию на 4-м канале считывания. Введение одиннадцатого триггера служит в качестве эталона для фазирования синхроимпульсов.

Введение двенадцатого и тринадцатого триггеров обеспечивает удвоение частоты фазированных синхроимпульсов с 2,5 до 5 МГц.

Введение четырнадцатого триггера обеспечивает сброс триггеров в блоке воспроизведения в нулевое состояние по окончании фазирования синхроимпульсов. Введение пятнадцатого триггера обеспечивает формирование сигнала данных контроля.

Введение шестнадцатого триггера предназначено для формирования сигнала ошибки при сбое. Введение первого мультиплексора служит для передачи фазированных тактовых импульсов на двенадцатый и тринадцатый триггеры, а в случае несовпадения фазы тактовых импульсов с фазой считываемых данных передачу тактовых импульсов на схему сдвига фазы.

Введение второго мультиплексора обеспечивает сдвиг фазы импульсов относительно фазы считываемых данных. Введение первого элемента И-НЕ обеспечивает передачу команды на начало тестирования устройства.

Введение второго элемента И-НЕ обеспечивает передачу команды чтения системной шины, обеспечивающей передачу ППЭВМ информации о номере головки, дорожки и сектора, на котором произошел сбой.

Введение первого элемента И-НЕ с инверсным входом обеспечивает передачу управляющего сигнала для первого буферного регистра. Введение второго элемента И-НЕ с инверсным входом обеспечивает формирование управляющего сигнала для второго буферного регистра.

Введение третьего элемента И-НЕ с инверсным входом формирует временной интервал, равный длительности тактового импульса.

Введение первого элемента И обеспечивает запись информации в ходе МЧМ на все цилиндры устройства.

Введение второго элемента И обеспечивает формирование управляющего сигнала для блока счетчика импульсов. Введение третьего элемента И обеспечивает передачу тактового синхроимпульса на синхровходы десятого триггера.

Введение четвертого элемента И обеспечивает передачу первого тактового импульса на синхровход одиннадцатого триггера. Введение первого элемента ИЛИ служит для передачи управляющего сигнала на начало тестирования в блок инициализации работы.

Введение второго элемента ИЛИ обеспечивает передачу управляющего сигнала для третьего счетчика с целью двухтактовой передачи информации в системную шину.

Введение третьего элемента ИЛИ обеспечивает сброс первого, второго счетчиков и формирования сигнала на сброс счетчиков блока счетчиков импульсов при поступлении сигналов на начало записи или начало считывания с выходов шестого и седьмого триггеров соответственно.

Введение четвертого элемента ИЛИ обеспечивает передачу сигнала начального сброса с выхода третьего элемента ИЛИ на R-вход первого счетчика, а также задание коэффициента пересчета первого счетчика.

Введение пятого элемента ИЛИ обеспечивает передачу управляющего сигнала на синхровход третьего триггера с целью обеспечения запроса прерывания в случае сбоя на дорожке или в конце тестирования.

Введение шестого и восьмого элементов ИЛИ обеспечивает передачу сигнала длительностью в два раза меньше длительности сигнала, поступающего на синхровходы двенадцатого и тринадцатого триггеров.

Введение седьмого элемента ИЛИ обеспечивает передачу сфазированных синхроимпульсов. Введение девятого элемента ИЛИ обеспечивает передачу сигнала начального сброса на R-вход шестнадцатого триггера. Введение десятого элемента ИЛИ обеспечивает передачу на R-вход второго триггера.

Введение одиннадцатого элемента ИЛИ обеспечивает передачу информационного сигнала с группы выходов блока сумматоров по модулю 2 на информационный вход шестнадцатого триггера.

Введение первого элемента ИЛИ-НЕ обеспечивает передачу управляющего сигнала начального сброса с выхода пятого триггера на R-вход третьего триггера.

Введение второго элемента ИЛИ-НЕ обеспечивает передачу управляющего сигнала начального сброса с выхода пятого триггера на R-вход шестого и седьмого триггеров.

Введение блока инициализации работы обеспечивает формирование сигнала микроконтроллера на начало выполнения программы, записанной в ПЗУ микроконтроллера.

Введение блока передачи данных в системную шину обеспечивает формирование двух байтов информации о номере дорожки, сектора и головки. Введение блока счетчика импульсов обеспечивает подсчет числа байтов в секторе.

Введение блока воспроизведения обеспечивает воспроизведение считываемых данных. Введение блока сумматоров по модулю два обеспечивает сложение контрольной информации с информацией, считанной с дорожки по каждому каналу.

Введение шифратора обеспечивает кодирование в двоичном коде номера поверхности, на которой произошла ошибка, и передачу этой информации в блок передачи данных в системную шину.

Введение генератора тактовых импульсов обеспечивает формирование последовательности импульсов заданной частоты 5 МГц. Введение индуктивного резонатора обеспечивает частоту внутренней синхронизации микроконтроллера, равную 6 МГц. Введение сумматора по модулю два обеспечивает отслеживание момента, когда произойдет фазирование синхроимпульсов.

Предлагаемая система соответствует критерию "существенные отличия", поскольку в системах [1, 2] а также в системе-прототипе [3] не решались задачи расширения области применения за счет введения шестого и седьмого триггеров путем обеспечения возможности фиксации момента начала цикла контроля, вращающегося носителя, создаваемого физически на этапе производства магнитного носителя, и обеспечения синхронизации для декодирования в МЧМ сигналов магнитной головки за счет введения первого и второго мультиплексоров, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого триггеров, третьего, четвертого элементов И, сумматора по модулю два, шестого, седьмого, восьмого элементов ИЛИ, первого, второго, пятого, шестого элементов задержки, повышения точности контроля магнитного носителя путем автоматической локализации дефектного участка за счет введения блока передачи данных в системную шину, блока счетчиков импульсов, первого, второго, третьего счетчиков, третьего, четвертого триггеров, первого, второго, третьего, четвертого, пятого элементов ИЛИ, второго элемента И, микроконтроллера, первого, второго элементов И-НЕ, первого, второго элементов И с инверсным входом, первого, второго элементов ИЛИ-НЕ, третьего, четвертого элементов задержки, а также путем восьмикратной записи-считывания при обнаружении ошибки на поверхности магнитного носителя за счет введения блока воспроизведения, блока сумматоров по модулю два, четырнадцатого, пятнадцатого, шестнадцатого триггеров, девятого, десятого, одиннадцатого элементов ИЛИ, третьего элемента И с инверсным входом, седьмого элемента задержки.

Таким образом, анализ известного уровня техники по данному виду устройств показывает, что в настоящее время не известны устройства идентичного с заявленным выполнения и решающие такую же задачу.

На фиг.1-9 показана схема предлагаемого устройства.

Стенд контроля системы диск-головка винчестерского НМД содержит блок 1 постоянной памяти, микроконтроллер 2, первый 3, второй 4, третий 5 счетчики, первый 6, второй 7, третий 8, четвертый 9, пятый 10, шестой 11, седьмой 12, восьмой 13, девятый 14, десятый 15, одиннадцатый 16, двенадцатый 17, тринадцатый 18, четырнадцатый 19, пятнадцатый 20, шестнадцатый 21 триггеры, первый 22, второй 23 мультиплексоры, первый 24, второй 25 элементы И-НЕ, первый 26, второй 27, третий 28 элементы И-НЕ с инверсным входом, первый 29, второй 30, третий 31, четвертый 32 элементы И, первый 33, второй 34, третий 35, четвертый 36, пятый 37, шестой 38, седьмой 39, восьмой 40, девятый 41, десятый 42, одиннадцатый 43 элементы ИЛИ, первый 44, второй 45 элементы ИЛИ-НЕ; блок 46 инициализации работ, блок 47 передачи данных в системную шину, блок 48 счетчика импульсов, блок 49 воспроизведения, блок 50 сумматоров по модулю два, шифратор 51, генератор 52 тактовых импульсов, индуктивный резонатор 53, сумматор 54 по модулю два, первый 55, второй 56, третий 57, четвертый 58, пятый 59, шестой 60, седьмой 61 элементы задержки.

В устройстве выход первого счетчика 3 соединен со счетным входом второго счетчика 4 и с первым входом блока 48 счетчиков импульсов. Выход генератора 52 импульсов подключен к синхровходу первого триггера 6. Прямой выход первого триггера 6 подключен к второму входу первого элемента И 29, а инверсный выход первого триггера 6 подключен к своему информационному входу. Выход шестого триггера 11 подключен к входу сброса первого триггера 6 и к первому входу первого элемента И 29. Выход первого элемента И 29 является выходами сигнала записи устройства. Прямой выход первого мультиплексора 22 соединен с входом первого элемента 55 задержки и первым входом второго мультиплексора 23. Выход первого элемента 55 задержки подключен к второму входу второго мультиплексора 23, выход второго мультиплексора 23 соединен с входом второго элемента 56 задержки. Выход второго элемента 56 задержки присоединен к второму входу первого мультиплексора 22. Группа входов считывания устройства подключена к группе входов блока 49 воспроизведения, группа выходов считывания устройства подключена к группе входов блока 50 сумматоров по модулю два, первая группа выходов которого подключена к группе входов шифратора 51, группа выходов шифратора 51 подключена к блоку 47 передачи данных в системную шину, группа выходов которого является информационными выходами устройства, отличается тем, что, с целью расширения функциональных возможностей путем автоматизированного поиска и фиксации дефектных участков магнитного носителя, в него дополнительно введены микроконтроллер, блок постоянной памяти, третий счетчик, блок инициализации работы, блок передачи данных в системную шину, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый триггеры, второй, третий, четвертый элементы И, первый, второй элементы И-НЕ, первый, второй, третий элементы И с инверсным входом, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый элементы ИЛИ, первый, второй элемент ИЛИ-НЕ, третий, четвертый, пятый, шестой, седьмой элементы задержки, сумматор по модулю два, LC-цепочка, причем выход IOW (62) устройства соединен с первым входом первого элемента И-НЕ 24. Группа адресных входов устройства 63 подключена к группе адресных входов блока 1 постоянной памяти. Выход IOR 64 устройства соединен с первым входом второго элемента И-НЕ 25. Первый выход блока постоянной памяти соединен с вторым входом первого элемента И-НЕ 24. Четвертый выход блока 1 постоянной памяти соединен с вторым входом второго элемента И-НЕ 25. Выход первого элемента И-НЕ 24 соединен с первым входом первого элемента ИЛИ 33. Выход второго элемента И-НЕ 25 соединен с первым входом второго элемента ИЛИ 34. Выход AEN 65 устройства соединен с вторым входом первого элемента ИЛИ 33 и с вторым входом второго элемента ИЛИ 34. Выход первого элемента ИЛИ 33 присоединен к первому входу блока 46 инициализации работы. Выход 80 блока инициализации работы соединен с третьим входом 83 микроконтроллера 2. Первый выход LC-цепочки 53 присоединен к первому входу 67 микроконтроллера 2. Второй выход LC-цепочки присоединен к второму входу 82 микроконтроллера 2. Выход второго элемента ИЛИ 34 соединен с синхровходом третьего счетчика 5 и с первым входом первого элемента И 26 с инверсным входом и с первым входом второго элемента И 27 с инверсным входом. Первый выход третьего счетчика 5 соединен с вторым входом первого элемента И 26 с инверсным входом. Второй выход третьего счетчика 5 соединен с вторым входом второго элемента И 27 с инверсным входом и с третьим элементом 57 задержки. Выход первого элемента И 26 с инверсным входом соединен с первым входом 69 блока 47 передачи данных в системную шину. Выход второго элемента И 27 с инверсным входом соединен с вторым входом 68 блока 47 передачи данных в системную шину. Выход третьего элемента 57 задержки соединен с первым входом первого элемента ИЛИ-НЕ 44. Выход первого элемента ИЛИ-НЕ 44 соединен с входом сброса третьего триггера 8 и с входом сброса третьего счетчика 5. Выход шестнадцатого триггера 21 присоединен к синхровходу второго триггера 7, к седьмому элементу 61 задержки, инверсный выход шестнадцатого триггера 21 подключен к входу пятого элемента ИЛИ 37 и к третьему входу 70 блока 47 передачи данных в системную шину, седьмой выход 98 микроконтроллера 2 соединен с вторым входом пятого элемента ИЛИ 37. Выход пятого элемента ИЛИ 37 соединен с синхровходом третьего триггера 8. Выход третьего триггера 8 присоединен к входу IRQG 66 устройства. Первый выход 91 микроконтроллера соединен с четвертым входом 71 блока 47 передачи данных в системную шину. Группа выходов 87 микроконтроллера 2 присоединена к второй группе входов 72 блока передачи данных в системную шину. Группа выходов второго счетчика 4 соединена с тре-тьей группой входов 73 блока передачи данных в системную шину. Выход 77 блока 48 счетчика импульсов подключен к синхровходу второго счетчика 4 и к первому входу второго элемента И 30. Выход второго счетчика 4 соединен с синхровходом четвертого триггера 9. Инверсный выход четвертого триггера 9 соединен с четвертым входом 86 микроконтроллера 2. Прямой выход четвертого триггера 9 соединен с первым входом второго элемента ИЛИ-НЕ 45. Четвертый выход 94 микроконтроллера 2 соединен с информационным входом шестого триггера 11, с входом 114 устройства. Шестой выход 96 микроконтроллера 2 соединен с информационным входом седьмого триггера 12 и с входом 116 устройства. Выход 120 устройства соединен с синхровходом шестого триггера 11 и с синхровходом седьмого триггера 12. Выход шестого триггера 11 присоединен к первому входу третьего элемента ИЛИ 35, к входу сброса первого триггера 6 и к первому входу первого элемента И 29. Выход седьмого триггера 12 соединен с вторым входом третьего элемента ИЛИ 35 и с входом сброса восьмого триггера 13, с входом сброса девятого триггера 14 и с входом сброса десятого триггера 15 и с входом сброса одиннадцатого триггера 16 и с входом сброса четырнадцатого триггера 19 и с информационным входом четырнадцатого триггера 19. Выход третьего элемента ИЛИ 35 соединен с вторым входом второго элемента И 30, с первым входом четвертого элемента ИЛИ 36, с входом сброса второго счетчика 4, с входом сброса четвертого триггера 9. Выход второго элемента И 30 соединен с вторым входом 76 блока 48 счетчика импульсов. Выход первого счетчика 3 соединен со вторым входом четвертого элемента ИЛИ 36.

Выход четвертого элемента ИЛИ 36 соединен с входом сброса первого счетчика 3. Выход генератора 52 подключен к синхровходу первого счетчика 3. Прямой выход пятого триггера 10 соединен с вторым входом второго элемента ИЛИ-НЕ 45, с вторым входом первого элемента ИЛИ-НЕ 44, с вторым входом 79 блока 46 инициализации работы, с первым входом девятого элемента ИЛИ 41, с первым входом десятого элемента ИЛИ 42. Инверсный вход пятого триггера 10 подключен к четвертому элементу 58 задержки. Выход четвертого элемента 58 задержки соединен с входом сброса пятого триггера 10. Выход генератора 52 соединен с синхровходом восьмого триггера 13. Прямой выход восьмого триггера 13 соединен с первым входом первого мультиплексора 22 и с синхровходом девятого триггера 14. Инверсный выход восьмого триггера 13 соединен с информационным входом восьмого триггера 13. Прямой выход девятого триггера 14 соединен с адресным входом первого мультиплексора 22. Инверсный выход девятого триггера 14 соединен с первым входом четвертого элемента И 32. Инверсный выход первого мультиплексора 22 соединен с первым и вторым входами третьего элемента И 31 и с вторым входом четвертого элемента И 32 и с синхровходом двенадцатого триггера 17 и с синхровходом тринадцатого триггера 18. Выход третьего элемента И 31 соединен с синхровходом десятого триггера 15. Выход четвертого элемента И 32 соединен с синхровходом одиннадцатого триггера 16. Выход 122 блока 49 воспроизведения подключен к информационному входу десятого триггера 15 и к информационному входу одиннадцатого триггера 16. Выход десятого триггера 15 подключен к первому входу сумматора 54 по модулю два. Выход одиннадцатого триггера 16 подключен к второму входу блока 54 сумматора по модулю два, выход которого соединен с адресным входом второго мультиплексора 23, с синхровходом четырнадцатого триггера 19 с первым входом третьего элемента И 28 с инверсным входом, с первым входом шестого элемента ИЛИ 38, и с первым входом восьмого элемента ИЛИ 40. Выход двенадцатого триггера 17 соединен с входом пятого элемента 59 задержки и с первым входом седьмого элемента ИЛИ 39. Выход тринадцатого триггера 18 соединен с входом шестого элемента 60 задержки и с вторым входом седьмого элемента ИЛИ 39. Выход пятого элемента 59 задержки соединен с вторым входом шестого элемента ИЛИ 38. Выход шестого элемента ИЛИ 38 присоединен к входу сброса двенадцатого триггера 17. Выход шестого элемента 60 задержки подключен к второму входу восьмого элемента ИЛИ 40. Выход восьмого элемента ИЛИ 40 соединен с входом сброса тринадцатого триггера 18. Выход восьмого элемента ИЛИ 40 соединен с входом сброса тринадцатого триггера 18. Выход седьмого элемента ИЛИ 39 соединен с первым входом 104 блока 49 воспроизведения, с вторым входом третьего элемента И 28 с инверсным входом и с синхровходом пятнадцатого триггера 20. Выход четырнадцатого триггера 19 соединен с входом сброса пятнадцатого триггера 20 и с вторым входом 105 блока 49 воспроизведения. Прямой выход пятнадцатого триггера 20 подключен к входу 110 блока 50 сумматоров по модулю два. Инверсный выход пятнадцатого триггера 20 подключен к информационному входу пятнадцатого триггера 20. Выход третьего элемента И 28 с инверсным входом подключен к синхровходу шестнадцатого триггера 21. Выход седьмого элемента 61 задержки соединен с вторым входом девятого элемента ИЛИ 41. Восьмой выход 98 микроконтроллера 2 соединен с вторым входом десятого элемента ИЛИ 42. Выход девятого элемента ИЛИ 41 соединен с входом сброса шестнадцатого триггера 21. Выход десятого элемента ИЛИ 42 соединен с входом сброса второго триггера 7. Выход второго триггера 7 подключен к восьмому входу 102 микроконтроллера 2. Второй выход 92 микроконтроллера 2 соединен входом 112 устройства. Третий выход 93 микроконтроллера 2 соединен с входом 113 устройства, пятый выход 97 микроконтроллера подключен к входу 115 устройства. Выход 117 устройства подключен к шестому входу 100 микроконтроллера 2. Выход 119 устройства подключен к седьмому входу 102 микроконтроллера 2. Группа выходов 109 блока сумматора по модулю два подключена к группе входов одиннадцатого элемента ИЛИ 43. Выход одиннадцатого элемента ИЛИ 43 подключен к информационному входу шестнадцатого триггера 21.

Рассмотрим назначение элементов устройства.

Блок 1 постоянной памяти обеспечивает дешифрацию адресов портов ввода-вывода устройства. Из резерва адресов портов ввода-вывода устройства выделяются два адреса: 3FO₁₆ для порта команды и 3F1₁₆ для порта данных. Порт команды предназначен для принятия от центрального процессора устройства команды инициализации работы стенда контроля и доступен только по записи. Порт данных предназначен для передачи в центральный пpоцессор устройства данных о возникающих при тестировании сбоях. Этот порт доступен только по чтению. Десять адресных входов блока 1 постоянной памяти позволяют производить адресацию портов ввода-вывода, а четырехразрядные слова содержат управляющие сигналы для соответствующего порта. Следовательно, ячейка памяти с адресом 3FO₁₆ должна содержать 0001₂, а ячейка с адресом 3F1₁₆ 1000₂. Остальные ячейки блока постоянной памяти должны содержать 000₂. Выход младшего разряда блока постоянной памяти подключен к второму входу первого элемента И-НЕ 24 и активизирует порт команды, а выход старшего разряда подключен к второму входу второго элемента И-НЕ и активизирует порт данных.

Микроконтроллер 2 предназначен для управления работой самого стенда и управлением устройством. Начальный сброс микроконтроллера 2 осуществляется сигналом с выхода блока 46 инициализации работы, по которому в счетчик команд микроконтроллера 2 записывается адрес 0000₈, регистры портов ввода-вывода устанавливаются в код 377₈, регистр PSW сбрасывается в нуль. Первый и второй выходы индуктивного резонатора 53 подключаются к первому и второму входам микроконтроллера 2.

Как только произойдет запись/считывание всей дорожки, с инверсного выхода четвертого триггера 7 поступает сигнал запроса прерывания на четвертый вход 86 INT микроконтроллера 2. При этом начинает работать подпрограмма обработки внешнего прерывания, которая находится в ППЗУ по адресу, записанному в ячейки с адресом 03₁₆. Группа выходов 87 микроконтроллера 2 служит для передачи на вторую группу входов 72 блока 47 передачи данных в системную шину двоичного кода номера дорожки. Микроконтроллер 2 формирует управляющие сигналы: выход 91 импульс строба записи данных во внешнее ОЗУ поступает на четвертый вход 71 блока 47 передачи данных в системную шину, выход 92 при нулевом сигнале управляет движением головок НМД к центру, при единичном от центра диска, выход 93 или нуль шага, выход 94 сигнал записи, поступающий в устройство, выход 95 сигнал уменьшения тока записи поступает в устройство, когда номер дорожки превышает 128, выход 96 сигнал считывания, поступающий в устройство, выход 97 импульс сброса триггера 2 повтора после окончания повторного тестирования сбойной дорожки поступает на второй вход десятого элемента ИЛИ 42, выход 98 импульс установки триггера 6 запроса прерывания после окончания тестирования устройства поступает на второй вход пятого элемента ИЛИ 35.

На вход 99 подается интерфейсный управляющий сигнал "Гот" готовности устройства, на вход 100 сигнал "Установка завершена", сигнализирующий о завершении позиционирования головок на заднюю дорожку, на вход 101 сигнал установки головок на нулевую дорожку, на вход 102 поступает сигнал с выхода второго триггера 21, сигнализирующий о дополнительном тестировании сбойной дорожки.

Первый счетчик 3 служит для выделения из текущего потока считываемой (записываемой) информации момента прохождения байта информации. Каждый тактовый импульс генератора 52 соответствует одному биту информации, считываемой или записываемой на дорожку, инкременирует содержимое первого счетчика 3. Перед началом записи или считывания первый счетчик 3 обнуляется единичным сигналом на R-входе, а также обнуляется через каждые восемь тактов за счет обратной связи старшего разряда счетчика 3 и R-входа, что обеспечивает коэффициент пересчета, равный 8. Изменение состояния счетчика 3 обеспечивается подачей на его счетный вход счетных импульсов с выхода генератора 52. Переключение счетчика происходит по переднему фронту счетных импульсов. Выход первого счетчика подключен к инкрементному входу второго счетчика 4, а также к первому входу блока 48 счетчика импульсов.

Второй счетчик 4 служит счетчиком секторов, который содержит четыре информационных разряда, так как количество секторов на дорожке 16. Перед началом записи или считывания второй счетчик 4 обнуляется единичным сигналом на R-входе. Переключение счетчика происходит при появлении единичного сигнала с выхода 77 блока 48 счетчика импульсов и с выхода первого счетчика 3. При появлении единичного сигнала в разряде переноса триггера 7 конца дорожки устанавливается в единичное состояние, что соответствует записи (считыванию) информации с дорожки. Группа выходов второго счетчика 4 подключается к третьей группе входов 73 блока передачи данных в системную шину. В случае возникновения сбоя или ошибки двоичный код номера сектора записывается во второй буферный регистр 47 передачи данных в системную шину.

Третий счетчик 5 служит для управления передачей двух байтов за два такта в системную шину устройства через группу выходов 67. Перед началом работы устройства третий счетчик 5 обнуляется единичным сигналом с выхода пятого триггера 10. При выполнении первой команды чтения нормы ввода данных на группу входов 63 блока постоянной памяти подается код 3F1₁₆, на линию 64 с выхода устройства IOR подается единичный потенциал. При этом третий счетчик 5 устанавливается в единичное состояние. Переключение счетчика происходит по спаду импульса на синхровходы. Сигнал с выхода младшего разряда поступает на первый вход 69 блока 47 передачи данных в системную шину. При поступлении второй команды считывания из устройства содержимое счетчика увеличивается на единицу. Сигнал с выхода второго разряда счетчика 5 поступает на второй вход 68 блока 47 передачи данных в системную шину. Через третий элемент 57 задержки этот сигнал сбрасывает третий счетчик 5 в нулевое состояние.

Первый триггер 6 служит для формирования записываемых данных в коде методом модифицированной частотной модуляции. При тестировании информация, записываемая на диск, состоит из нулей. Нулевая последовательность обеспечивается синхроимпульсами, поступающими с выхода генератора 52 с тактовой частотой 5 МГц на синхровход первого триггера 6, что соответствует импульсам нулевой последовательности кода МЧМ. Обратная связь инверсного выхода триггера 6 с информационным входом обеспечивает подачу нулевой последовательности в последовательном коде. Начальный сброс триггера осуществляется по сигналу начала записи, поступающему с выхода шестого триггера 11 на R-вход первого триггера.

Второй триггер 7 предназначен для обеспечения повторного тестирования дорожки в случае сбоя. Выход шестнадцатого триггера 21 подключен к синхровходу второго триггера 7. Это обеспечивает в случае единичного сигнала на выходе шестнадцатого триггера 21 переключение второго триггера 7 в единичное состояние по фронту сигнала. Появление единичного потенциала на выходе второго триггера 7 сигнализирует микроконтроллеру 2 о необходимости повторного тестирования дорожки, на которой произошел сбой. Начальный сброс триггера осуществляется по сигналу начального сброса, поступающему с выхода пятого триггера 10, или по сигналу сброса триггера повтора, поступающего с выхода 87 микроконтроллера 2, на информационный вход второго триггера постоянно подается единичный потенциал.

Третий триггер 8 предназначен для формирования запроса прерывания в ППЭВМ. При поступлении сигнала с выхода шестнадцатого триггера 21 с возникновением сбоя во время тестирования устройства третий триггер 8 устанавливается в единичное состояние по фронту импульса, который подается с выхода пятого элемента ИЛИ на синхровход третьего триггера 8. С выхода третьего триггера 8 сигнал IROG подается на соответствующий вход 66 системной шины ППЭВМ. При этом в контроллере прерываний ППЭВМ должно быть замаскировано соответствующее прерывание. Триггер 8 может быть установлен в единичное состояние также сигналом конца тестирования, который вырабатывается на выходе 98 микроконтроллера 2. Начальный сброс триггера 8 осуществляется по сигналу начального сброса, поступающего с выхода пятого триггера 10 на R-вход третьего триггера 8. Во время тестирования сброс триггера 8 осуществляется спустя 500 нс после передачи второго байта информации в системную шину. Это обеспечивается подключением второго выхода третьего счетчика 5 через третий элемент 57 задержки к R-входу третьего триггера 6.

Четвертый триггер 9 обеспечивает сигнализацию микроконтроллеру 2 о конце данных, записываемых (считываемых) на дорожке. При переполнении счетчика 4 секторов четвертый триггер устанавливается в единичное состояние. С прямого выхода единичный сигнал поступает на R-вход шестого 11 и седьмого 12 триггеров, а инверсный выход подключен к инверсному входу 86 микроконтроллера 2. Сброс триггера 9 в нулевое состояние осуществляется сигналами начала записи или начала считывания, поступающими с выходом шестого 11 и седьмого 12 триггеров соответственно на R-вход четвертого триггера 9.

Пятый триггер 10 обеспечивает запуск блока 48 инициализации работы и начальный сброс второго 7, третьего 8, шестого 11, седьмого 12 и шестнадцатого 21 триггеров. При нажатии кнопки "Готово" пятый триггер 10 переходит в единичное состояние. Это происходит за счет подключения инверсного S-входа к нулевому потенциалу. На выходе триггера формируется единичный сигнал начального сброса, который сбрасывается через 50 мс после нажатия кнопки "Готово". Это обеспечивается подключением инверсного выхода пятого триггера через четвертый элемент 58 задержки к своему R-входу.

Шестой триггер 11 предназначен для формирования сигнала начала записи. Единичный сигнал на выходе образуется при поступлении на информационный вход триггера 11 сигнала записи с выхода 94 микроконтроллера 2, а на синхровход импульса индексного маркера с выхода 86 устройства. Исходное состояние устанавливается сигналом начального сброса с выхода пятого триггера 10 на R-вход шестого триггера 11.

При окончании записи на дорожку шестой триггер сбрасывается в исходное состояние.

Седьмой триггер 12 предназначен для формирования сигнала начала считывания. Исходное состояние устанавливается сигналом начального сброса с выхода пятого триггера 10 на R-вход седьмого триггера 12. По окончании считывания с дорожки информации сигналом "Конец дорожки" с прямого выхода четвертого триггера 9 седьмой триггер 12 сбрасывается в исходное нулевое состояние. Единичный сигнал на выходе седьмого триггера 12 образуется при поступлении на информационный вход триггера 12 сигнала считывания с выхода 96 микроконтроллера 2, а на синхровход импульса индексного маркера с выхода 120 устройства.

Восьмой триггер 13 обеспечивает деление тактовой частоты. Исходное состояние триггера 13 устанавливается нулевым потенциалом с выхода седьмого триггера 12 на R-вход восьмого триггера. При поступлении единичного потенциала с выхода седьмого триггера 12 на R-вход восьмого триггера 13 последний переходит в готовое состояние. Инверсный выход восьмого триггера 13 соединен с его информационным входом, что обеспечивает деление тактовой частоты 5 МГц сигналов с выхода генератора 52 на синхровход триггера 13. На выходе триггера образуются импульсы с частотой 2,5 МГц.

Девятый триггер 14 служит для обеспечения сеанса синхронизации. Задний фронт первого импульса на выходе восьмого триггера 13, поступая на синхровход девятого триггера 14, переводит его в единичное состояние, в котором он будет находиться до конца сеанса синхронизации. Исходное состояние девятого триггера 14 устанавливается нулевым потенциалом с выхода седьмого триггера 12 на R-вход девятого триггера 14. Единичное состояние девятого триггера обеспечивает прохождение первого импульса с выхода восьмого триггера по цепи: первый вход первого мультиплексора 22, первый элемент задержки длительностью 1 нс, второй вход которого мультиплексора 23, второй элемент задержки длительностью 180 нс. Этот процесс будет продолжаться циклически, при этом каждым тактом фаза импульсов будет сдвигаться относительно фазы считываемых данных на 2 нс.

Десятый триггер 15 предназначен для установки в состояние, соответствующее состоянию на 4-м канале считывания. После прохождения тактового импульса через первый мультиплексор 22 происходит считывание состояния 4-го канала за счет подачи с инверсного выхода мультиплексора 22 сигнала на синхровход десятого триггера 15, а на информационный вход передачи сигнала с выхода блока 44 воспроизведения. Исходное состояние десятого триггера 15 устанавливается нулевым потенциалом с выхода седьмого триггеpа 12 на R-вход десятого триггера 15.

Одиннадцатый триггер 16 служит для использования в качестве эталона для фазирования синхроимпульсов. Первый же спад на выходе первого мультиплексора 22 установит триггер 16 в состояние, которое будет соответствовать состоянию четвертого канала считывания на данный момент. После установки девятого триггера 14 в единичное состояние четвертый элемент И закрывается и состояние одиннадцатого триггера 16 остается неизменным до конца сеанса синхронизации.

Двенадцатый 17 и тринадцатый 18 триггеры обеспечивают удвоение частоты фазированных синхроимпульсов. Инверсный выход первого мультиплексора 22 соединен с синхровходами двенадцатого 17 и тринадцатого 18 триггеров. По фронту этого импульса триггеры 17 и 18 переходят в единичное состояние. При этом на выходе седьмого элемента ИЛИ 39 формируется первый импульс. Благодаря пятому 59 и шестому 60 элементам задержки и обратной связи шестого 38 и восьмого 40 элементов ИЛИ на R-вход триггеров формируется через 100 нс после первого импульса второй импульс. Таким образом частота следования импульсов будет равна 5 МГц (Т=200 нс).

Четырнадцатый триггер 19 обеспечивает сброс триггеров в блоке 48 воспроизведения в нулевое состояние по окончании формирования синхроимпульсов. Начальный сброс триггера 19 осуществляется нулевым потенциалом на выходе седьмого триггера 12, поступающего на синхровход триггера 19. При появлении единичного потенциала начала считывания на выходе седьмого триггера 12 четырнадцатый триггер 19 становится готовым к работе. По спаду сигнала P3L с выхода сумматора 54 по модулю два триггер 19 переходит в единичное состояние и обеспечивает считывание информации по каждому каналу в блоке 49 воспроизведения.

Пятнадцатый триггер 20 обеспечивает формирование сигнала данных контроля. Исходным состоянием является нулевое состояние, которое обеспечивается нулевым потенциалом на выходе четырнадцатого триггера 19, поступающего на R-вход триггера 19. При появлении единичного потенциала на выходе триггера 19 триггер 20 готов к работе. По спаду каждого синхроимпульса, поступающего с выхода седьмого элемента ИЛИ на синхровход триггера 20, на выходе формируется уровень, идентичный уровню на информационном входе. Причем частота следования импульсов данных контроля в два раза меньше тактовой частоты, что обеспечивается обратной связью инверсного выхода триггера 20 с информационным входом.

Шестнадцатый триггер 21 предназначен для формирования сигнала ошибки при сбое. Исходное состояние триггера 21, нулевое состояние, обеспечивается сигналом начального сброса, поступающим с выхода пятого триггера 10 через девятый элемент ИЛИ 41 на R-вход триггера 21. По спаду каждого импульса, поступающего с выхода седьмого элемента ИЛИ 39 через третий элемент И 28 с инверсным входом, триггер 21 устанавливается в состояние, соответствующее потенциалу на информационном входе. Триггер 21 устанавливается в единичное состояние, что соответствует ошибке при тестировании. Сброс в исходное состояние осуществляется подачей через седьмой элемент 56 задержки и девятый элемент ИЛИ единичного потенциала на R-вход триггера 21.

Первый мультиплексор 22 предназначен для передачи фазированных тактовых импульсов на двенадцатый 17 и тринадцатый 18 триггеры, а в случае несовпадения фазы тактовых импульсов с фазой считывания данных передачу тактовых импульсов на схему сдвига базы. Второй мультиплексор 23 предназначен для сдвига фазы импульсов относительно фазы считываемых данных. С выхода восьмого триггера 13 сигнал подается на первый вход первого мультиплексора 22. Таким образом до установки девятого триггера 14 в единичное состояние мультиплексор 22 пропускает первый тактовый импульс. При этом на адресный вход поступит единичный потенциал, который подключит к выходу мультиплексора 22 его второй вход. Таким образом импульс с выхода восьмого триггера 13 будет циклически проходить по цепи: выход мультиплексора 22, первый элемент 59 задержки, второй вход второго мультиплексора 23, второй элемента 60 задержки, второй вход первого мультиплексора 22. Суммарная задержка элементов этой цепи составит 201 нс, следовательно, длительность импульсов 402 нс. С каждым тактом фаза импульсов будет сдвигаться относительно фазы считываемых данных на 2 нс. Так как в синхрозоне данных, записанных на дорожку, 104 бита, то это дает гарантированное фазирование синхроимпульсов.

Элемент И-НЕ 24 служит для передачи команды на начало тестирования устройства на первый вход блока 46 инициализации работы с выхода 62 устройства.

Элемент И-НЕ 25 служит для передачи команды чтения IOR системной шины, обеспечивающей передачу ППЭВМ информации о номере головки дорожки и синтезе, где произошел сбой.

Элемент И 26 с инверсным входом формирует управляющий сигнал для первого буферного регистра О блока 47 передачи данных в системную шину.

Элемент И 27 с инверсным входом формирует управляющий сигнал для второго буферного регистра О блока 47 передачи данных в системную шину.

Элемент И 28 с инверсным входом формирует временной потенциал, равный длительности тактового импульса.

Элемент И 29 служит для записи информации в коде МЧМ с выхода первого триггера 6 на все головки устройства.

Элемент И 30 служит для формирования управляющего сигнала для блока 48 счетчика импульсов с целью сброса в нулевое состояние всех счетчиков блока 48 счетчиков импульсов.

Элемент И 31 служит для передачи тактового синхроимпульса на синхровход десятого 15 триггера с выхода первого мультиплексора 22.

Элемент И 32 служит для передачи первого тактового импульса с выхода первого мультиплексора 22 на синхровход одиннадцатого 16 триггера с целью установки триггера 16 в состояние, соответствующее четвертому каналу.

Элемент ИЛИ 33 служит для передачи управляющего сигнала на начало тестирования в блок 46 инициализации работы.

Элемент ИЛИ 34 служит управляющим сигналом для третьего счетчика 5 с целью двухтактной передачи информации в системную шину.

Элемент ИЛИ 35 служит для сброса первого 3, второго 4 счетчиков и формирования сигнала на сброс счетчиком блока 48 счетчиков импульсов при поступлении сигналов на начало записи или начала считывания с выходов шестого 11 и седьмого 12 триггеров соответственно. Элемент ИЛИ 36 служит для передачи сигнала начального сброса с выхода третьего элемента ИЛИ 35 на R-вход первого счетчика 3, а также для задания коэффициента пересчета первого счетчика 3, равного 8, путем подачи с выхода счетчика 3 импульса на его R-вход.

Элемент ИЛИ 37 служит для передачи управляющего сигнала на синхровход третьего триггера 8 с целью обеспечения запроса прерывания в случае сбоя на дорожке или конца тестирования.

Элементы ИЛИ 38 и 40 служат для формирования временного интервала длительностью в два раза меньше интервала поступающего на синхровходы двенадцатого 17 и тринадцатого 18 триггеров.

Элемент ИЛИ 38 служит для формирования сфазированных синхросигналов.

Элемент ИЛИ 41 служит для передачи сигнала начального сброса на R-вход шестнадцатого триггера 21 или сброса этого триггера в нулевое состояние спустя 50 нс после перехода его в единичное состояние.

Элемент ИЛИ 42 служит для передачи сигнала начального сброса с выхода пятого 10 триггера на R-вход второго триггера 7 или передачи управляющего сигнала сброса триггера 7 повтора в нулевое состояние путем подачи с выхода 97 микроконтроллера 2 сигнала на R-вход второго триггера 7.

Элемент ИЛИ 43 служит для формирования информационного сигнала с группы выходов 109 блока 50 суммирования по модулю два на информационный вход шестнадцатого триггера 21.

Элемент ИЛИ-НЕ 44 служит для передачи управляющего сигнала начального сброса с выхода пятого триггера 10 на R-вход третьего триггера 8, а также передачи сигнала с выхода элемента 57 задержки на R-вход третьего триггера 8.

Элемент ИЛИ-НЕ 45 служит для передачи управляющего сигнала начального сброса с выхода пятого триггера 10 на R-вход шестого 11 и седьмого 12 триггеров, а также передачи сигнала с выхода четвертого триггера 9 на R-входы шестого 11 и седьмого 12 триггеров с целью сброса их в нулевое состояние.

Блок 46 инициализации работы предназначен для формирования сигнала микроконтроллеру 2 на начало выполнения программы, записанной в ПЗУ микроконтроллеров.

Блок 46 инициализации работы состоит из триггера 123, элемента 124 временной задержки, элемента ИЛИ-НЕ 125 и показан на фиг.4. Начальный сброс триггера 123 осуществляется сигналом начального сброса, поступающим с выхода пятого триггера 10 на вход 79 блока 46 инициализации работы. При появлении отрицательного импульса на входе 78 триггер 123 устанавливается в единичное состояние, в котором он находится 12,5 мкс, именно такой длительности необходим импульс для начального сброса и инициализации работы микроконтроллера 2. Этот импульс поступает с выхода 80 блока на вход 83 микроконтроллера 2.

Блок 47 передачи данных в системную шину служит для формирования двух байтов информации о номере дорожки, сектора и головки. Блок 47 состоит из двух регистров 126 и 127, двух восьмиразрядных шинных формирователей 128 и 129. По отрицательному импульсу с выхода 91 микроконтроллера 2 на вход 71 блока 47 передачи данных в системную шину осуществляется подключение группы выходов 87 микроконтроллера 2 к группе входов 72 блока и запись в регистр 127 номера сбойной дорожки. При установлении шестнадцатого триггера 20 в единичное состояние осуществляется подключение группы выходов 111 шифратора 130 второго счетчика 4 к группе входов 73 блока 47 передачи данных в системную шину и осуществляется запись в регистр 126 номера сектора и номера головки, где произошел сбой. Передача данных в системную шину осуществляется с помощью двух шинных формирователей 128 и 129. При подаче низкого потенциала с выхода первого элемента И 26 с инверсным входом на вход 69 блока 47 осуществляется передача в системную шину байта информации о номере сбойной дорожки, после этого на вход 69 блока 47 поступает высокий потенциал, а на вход 68 низкий, что обеспечивает передачу второго байта информации о номере головки и сектора, в котором произошел сбой. Структурная схема блока 47 передачи данных в системную шину изображена на фиг.5.

Блок 48 счетчика импульсов служит для подсчета числа байтов в секторе. Он состоит, как показано на фиг.6, из трех счетчиков 131-133 и четырехвходового элемента И 134. Блок 48 счетчика импульсов имеет коэффициент пересчета 609, ровно столько, сколько байтов содержит в себе один сектор. По высокому потенциалу на входе 76 осуществляется сброс счетчиков в нулевое состояние. Коэффициент пересчета блок 48 счетчика импульсов может иметь только с помощью комбинационной схемы. Высокий потенциал на выходе 77 блока возможен при наличии высокого потенциала на первом выходе счетчика 133, на втором и третьем выходах счетчика 132 и на втором выходе счетчика 131.

Блок 49 воспроизведения служит для воспроизведения считываемых данных. Блок воспроизведения показан на фиг.7 и содержит четыре формирователя 135 считываемых данных и четыре триггера 136, отвечающих считыванию по каждому каналу. В каждом такте формирователи формируют нулевой или единичный потенциал и по синхроимпульсу, поступающему с выхода седьмого элемента ИЛИ 39 на синхровход триггеров 136, устанавливают их в состояние, соответствующее считывающей информации по каждому каналу считывания.

Блок 50 сумматоров по модулю два служит для сложения контрольной информации с информацией, считанной с дорожки по каждому каналу. Блок 50 показан на фиг.8 и состоит из четырех сумматоров 137 по модулю два. Эта асинхронная комбинационная схема формирует сигнал ошибки при наличии хотя бы одного единичного потенциала на выходе сумматоров 137 и код поверхности, на которой произошла ошибка.

Шифратор 51 служит для кодирования в двоичном коде номера поверхности, на которой произошла ошибка, и передачи этой информации в блок 47 передачи данных в системную шину.

Генератор 52 тактовых импульсов формирует последовательность импульсов заданной частоты, равной 5 МГц.

Индуктивный резонатор 53 задает частоту внутренней синхронизации микроконтроллера 2, равную 6 МГц, и подключается к входам 81 и 82 микроконтроллера 2.

Сумматор 54 по модулю два служит для отслеживания момента, когда произойдет фазирование синхроимпульсов. Выход сумматора 54 по модулю два является адресным входом второго мультиплексора 23. Единичный потенциал на выходе сумматора 54 показывает, что фазирование еще не произошло, и обеспечивает включение первого элемента 55 задержки, в цепь: первый мультимплексор 22, второй мультиплексор 23, второй элемент 56 задержки. Нулевой потенциал на выходе сумматора 54 исключает первый элемент И 55 задержки.

Устройство для контроля качества магнитного носителя работает следующим образом.

Исходное состояние элементов схемы устройства каналов: ячейка памяти с адресом 3FOH блока 1 постоянной памяти должна содержать 0001В, ячейка памяти с адресом 3F1H блока 1 постоянной памяти должна содержать 1000В, остальные ячейки блока 1 постоянной памяти должны содержать 0000В, первый 3, второй 4, третий 5 счетчики установлены в исходное состояние, все триггеры устройства установлены в нулевое состояние, в ППЗУ микроконтроллера 2 записана программа работы устройства. Цепи начального сброса показаны на фиг.9.

Сигнал начального сброса с выхода пятого триггера 10 поступает на блок 46 инициализации работы, на R-вход триггера 8 запроса прерывания, триггеров начала записи 11 и начала считывания 12, триггера 21 ошибки, триггера 7 повтора. После этого устройство переходит в состояние ожидания 80 подачи команды ППЭВМ на начало тестирования. По сигналу на входы 62, 63 устройства блок 46 инициализации работы формирует импульс начального сбpоса и инициализации работы микроконтроллера 2. В дальнейшем работает программа, записанная в ППЗУ микроконтроллера 2. Сигнал готовности накопителя к тестированию поступает на вход 99 микроконтроллера 2, и анализируется наличие сигнала на входе 101 микроконтроллера 2. Если сигнала нулевой дорожки нет, то посылаются импульсы на выходы 112 и 113 устройства до тех пор, пока не появится импульс на входе 101 микроконтроллера 2 с выхода 119 накопителя. При поступлении сигнала с выхода 118 устройства на вход 100 микроконтроллера 2 содержимое счетчика микроконтроллера 2 выводится через группу выходов 87 микроконтроллера 2 на вход 72 блока 47 передачи данных в системную шину. Если номер цилиндра меньше 128, то высокий потенциал подается с выхода 95 на вход 114 и на информационный вход шестого триггера 11, иначе подается высокий потенциал выхода 95 на вход 114, на информационный вход шестого триггера 112 и с выхода 96 на вход 115 устройства. При поступлении импульса индексного маркера с выхода 120 устройства на синхровход шестого триггера 11 триггер 11 переходит в единичное состояние. Тактовые импульсы с выхода генератора 52 поступают на синхровход первого триггера 6, который формирует нулевую последовательность прямоугольных импульсов в коде МЧМ, записываемые на дорожку по всем каналам записи. При этом первый счетчик 3 осуществляет подсчет битов в байте, счетчик 4 осуществляет подсчет числа секторов, а блок 48 счетчика импульсов подсчитывает число байтов в секторе. При поступлении импульса переноса с выхода второго счетчика 4 четвертый триггер 9 устанавливается в единичное состояние. Отрицательный импульс с инверсного выхода триггера 9 поступает на вход 86 микроконтроллера 2 и сигнализирует о конце дорожки. Импульс с прямого выхода триггера осуществляет сброс триггера 11 в нулевое состояние. При этом осуществляется сброс высокого потенциала на выходах 95, 96 микроконтроллера 2, а на выходе 97 устанавливается высокий потенциал, который подается на вход 116 устройства и на информационный вход седьмого триггера 12. При поступлении импульса индексного маркера с выхода 120 устройства на синхровход триггера 12 последний переходит в единичное состояние. При этом с выхода генератора 52 тактовых импульсов на синхровход восьмого триггера 13 поступают тактовые импульсы. Задний фронт первого импульса на выходе триггера 13 поступает на синхровход триггера 14 и переводит его в единичное состояние, в котором он будет находиться до конца сеанса синхронизации. Выход триггера 14 соединен с адресным входом первого мультиплексора 22. Мультиплексор имеет на выходе уровень первого своего входа, если триггер 14 установлен в нулевое состояние, и уровень второго входа, если триггер 14 установлен в единичное состояние. На первый вход мультиплексора 22 подается сигнал с выхода триггера 13. До установки девятого триггера 14 в единичное состояние первый мультиплексор 22 пропускает первый тактовый импульс. С инверсного выхода первого мультиплексора 22 информации через третий 31 и четвертый 32 элементы И импульс подается на синхровходы десятого 15 и одиннадцатого 16 триггеров. Первый же спад импульса на выходе первого мультиплексора 22 установит триггеры 15 и 16 в состояние, соответствующее состоянию четвертого канала считывания в данный момент времени. При переходе девятого триггера 14 в единичное состояние четвертый элемент И 32 закрывается и состояние одиннадцатого триггера 16 остается неизменным до конца сеанса синхронизации. Первый импульс будет циклически проходить по цепи: прямой выход первого мультиплексора 22, элемент 55 временной задержки, второй вход второго мультиплексора 23, элемент 56 временной задержки, второй вход первого мультиплексора 29. С каждым тактом фаза импульсов будет сдвигаться относительно считываемых данных. Считывание 104 разрядов нулей синхрозоны дает гарантированное фазирование синхроимпульсов. По заднему фронту синхроимпульса триггер 15 в каждом такте устанавливается в состояние, соответствующее состоянию на 4-м канале считывания в данный момент времени. Когда содержимое десятого и одиннадцатого триггеров 15 и 16 станет разным, то на выходе сумматора 54 по модулю два установится логический "0". При появлении нулевого потенциала на выходе сумматора 54 по модулю два из циклической цепи исключается элемент 55 временной задержки. Фазированные синхроимпульсы посредством схемы удвоения частоты, выделенной на двенадцатом 17, тринадцатом 18 триггерах, пятом 59, шестом 50 элементах задержки, шестом 38, седьмом 39, восьмом 40 элементах ИЛИ, поступают на вход 104 блока 49 воспроизведения, триггер 20 данных контроля и триггер 21 ошибки. Считанная информация посредством группы входов 138 поступает на блок 49 воспроизведения. По заднему фронту каждого синхроимпульса триггеры 136 устанавливаются в состояние, соответствующее состоянию на выходах формирователей 135. При поступлении информации с группы выходов 106 блока 49 воспроизведения на группу входов 107 блока 50 сумматоров по модулю два происходит сложение считанной информации с контрольным разрядом. В случае возникновения потенциала логической "1" хотя бы на одном канале считывания на выходе одиннадцатого элемента ИЛИ 43 появляется высокий потенциал, который переводит шестнадцатый триггер 21 в единичное состояние. При поступлении импульса с выхода шестнадцатого триггера 21 на синхровход третьего триггера 8 он переходит в единичное состояние и формирует запрос прерывания в ППЭВМ высоким потенциалом с выхода третьего триггера 8 на вход 66 устройства.

При поступлении импульса с выхода шестнадцатого триггера 21 на синхровход второго триггера 7 он устанавливается в единичное состояние и высокий потенциал подается на вход 102 микроконтроллера 2, который показывает на необходимость произвести повторное тестирование дорожки. По команде разрешения считывания данных на входе 64 устройства происходит передача двух байтов из блока 47 передачи данных по группе выходов 67 в системную шину посредством третьего счетчика 5, первого 26 и второго 27 элементов И с инверсным входом. При поступлении высокого потенциала с выхода второго триггера 7 на вход 102 микроконтроллера 2 на выход 96 выдается высокий потенциал на начало повторного тестирования.

При этом осуществляется сброс третьего триггера 6, второго триггера 7, шестнадцатого триггера 21 в исходное состояние. В случае отсутствия высокого потенциала на выходе одиннадцатого элемента ИЛИ 43 микроконтроллер 2 осуществляет сброс высокого потенциала на выходе 96, увеличение счетчика на единицу и выдачу импульса с выхода 93 на вход 113 устройства. И далее тестируется следующая дорожка.

Если тестировалась последняя дорожка, то происходит вывод с группы выходов 87 микроконтроллера 2 на группу входов 72 блока передачи данных в системную шину 47 байта FF₁₆ и установка выхода 98 микроконтроллера 2 в логическую "1". По этому сигналу третий триггер 8 устанавливается в единичное состояние и по высокому потенциалу на выходе 66 запрашивает прерывание в ППЭВМ по поводу окончания тестирования.