устройство для сопряжения источника информации с процессором

Формула изобретения

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКА ИНФОРМАЦИИ С ПРОЦЕССОРОМ, содержащее блок памяти, информационные входы которого соединены с входными шинами устройства, адресные входы с выходом мультиплексора, а вход управления с входом установки в "0" триггера записи и выходом первого элемента задержки, вход которого связан с первым входом первого элемента И и инверсным выходом триггера записи, выходы блока памяти подключены к информационным входам первого буферного регистра, вход занесения которого связан со счетным входом счетчика чтения, первой шиной готовности и инверсным выходом триггера чтения, прямой выход которого через второй элемент задержки связан с вторым входом первого элемента И, выход которого подключен к входу сброса триггера чтения, шина записи связана с входом установки триггера записи, прямой выход которого связан со счетным входом счетчика записи, кроме того, выходы триггера записи подключены к управляющим входам мультиплексора, а выходы счетчика чтения к первым входам мультиплексора и схемы сравнения, выходы счетчика записи соединены с вторыми входами мультиплексора, схемы сравнения и сумматора, первые входы которого связаны с выходами регистра уставки, а выходы с информационными входами второго буферного регистра, причем выход переноса сумматора подключен к второй шине готовности, а входы регистра уставки к выходным шинам интерфейса процессора, кроме того, выход схемы сравнения связан с входами установки в "0" обоих счетчиков и входом элемента НЕ, выход которого соединен с третьим входом первого элемента И, вход сброса триггера выбора связи с шиной выбора, вход установки триггера выбора с шиной чтения и с вторыми входами второго и третьего элементов И, первые выходы которых связаны с прямым и инверсным выходами триггера выбора соответственно, а выходы с входами разрешения соответственно первого и второго буферных регистров, выходы которых объединены поразрядно и подключены к входным шинам интерфейса процессора, а выход второго элемента И соединен с входом установки триггера чтения, отличающееся тем, что, с целью повышения надежности путем исключения возможности изменения состояния второго буферного регистра во время считывания информации с его выходов, в устройство введен четвертый элемент И, первый вход которого связан с выходом первого элемента задержки, второй с прямым выходом триггера выбора информации, а выход с входом занесения информации второго буферного регистра.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и предназначено для ввода цифровой информации в процессор информационно-управляющих систем реального масштаба времени.

Известно устройство для сопряжения источника информации с процессором [1] содержащее блок памяти, два буферных регистра, регистр уставки, сумматор, схему сравнения, счетчики и триггеры записи и чтения, логические элементы И, И-НЕ, НЕ и триггер выбора вида информации, шины чтения и записи.

Недостатком этого устройства является то, что при чтении дополнительной информации, которая хранится во втором буферном регистре, происходит модификация состояния триггера и счетчика чтения, что приводит к потере одного информационного слова.

Наиболее близким по технической сущности к заявляемому устройству является устройство [2] отличающееся от вышеописанного тем, что с целью исключения потерь информационных слов при чтении дополнительной информации выход второго элемента И соединен с входом установки триггера чтения, а вход установки выбора информации с шиной чтения.

Недостатком данного устройства является то, что запись новой дополнительной информации во второй буферный регистр разрешена в любые моменты времени, следовательно, запись может совпасть по времени с чтением из регистра и в результате в процессор может быть считана искаженная информация. Это связано с разным временем окончания переходного процесса по разрядам регистра.

Цель изобретения повышение надежности путем исключения возможности изменения состояния второго буферного регистра во время считывания информации с его выходов.

Цель достигается тем, что в устройство для сопряжения источника информации с процессором, содержащее блок памяти, информационные входы которого соединены с входными шинами устройства, адресные входы с выходами мультиплексора, а вход управления с входом установки в ноль триггера записи и выходом первого элемента задержки, вход которого связан с первым входом первого элемента И и инверсным выходом триггера записи, причем выходы блока памяти подключены к информационным входам первого буферного регистра, вход занесения которого связан со счетным входом счетчика чтения, первой шиной готовности и инверсным выходом триггера чтения, прямой выход которого через второй элемент задержки связан с вторым входом первого элемента И, выход которого подключен к входу сброса триггера чтения, шина записи связана с входом установки триггера записи, прямой выход которого связан со счетным входом счетчика записи, выходы триггера записи подключены к управляющим входам мультиплексора, а выходы счетчика чтения к первым входам мультиплексора и схемы сравнения, выходы счетчика записи соединены с вторыми входами мультиплексора, схемы сравнения и сумматора, первые входы которого связаны с выходами регистра уставки, а выходы с информационными входами второго буферного регистра, при этом выход переноса сумматора подключен к второй шине готовности, а выходы регистра уставки к выходным шинам интерфейса процессора, выход схемы сравнения связан с входами установки в ноль обоих счетчиков и входом элемента НЕ, выход которого соединен с третьим входом первого элемента И, вход сброса триггера выбора связан с шиной выбора, вход установки последнего с шиной чтения и с вторыми входами второго и третьего элементов И, первые входы которых связаны с прямым и инверсным выходом того же триггера соответственно, а выходы с входами разрешения соответственно первого и второго буферных регистров, выходы которых объединены поразрядно и подключены к входным шинам интерфейса процессора, а выход второго элемента И соединен с S-входом триггера чтения, введен четвертый элемент И, первый вход которого связан с выходом первого элемента задержки, второй с прямым выходом триггера выбора информации, а выход с входом занесения информации второго буферного регистра.

На чертеже изображена функциональная схема устройства для сопряжения источника информации с процессором.

Устройство ввода информации содержит информационные входы 1, блок 2 памяти, первый буферный регистр 3, выходные шины 4, мультиплексор 5, счетчик 6 чтения, счетчик 7 записи, сумматор 8, схему 9 сравнения, регистр 10 уставки, триггер 11 записи, триггер 12 чтения, первый элемент И 13, элементы 14, 15 задержки, элемент НЕ 16, входные шины 17, первую и вторую шины 18 и 19 готовности, шины 20 записи, 21 чтения, второй буферный регистр 22, выходные шины 23, триггер 24 выбора информации, второй, третий, четвертый элементы И 25, 26, 28, шину 27 выбора.

Буферные регистры 3 и 22 имеют трехстабильные выходы. Элемент 14 обеспечивает задержку при переходе сигнала от "0" к "1", а элемент 15 от "1" к "0". Информационные входы 1 соединены с информационными входами блока 2 памяти, адресные входы которого связаны с выходами мультиплексора 5, а выходы с информационными входами первого буферного регистра 3. Выходные шины буферных регистров 3 и 22 объединены поразрядно и подключены к входным шинам интерфейса процессора. Входы управления подключением выходов буферных регистров 3 и 22 подключены к выходам второго 25 и третьего 26 элементов И соответственно. Первые информационные входы мультиплексора 5 соединены с первыми входами схемы 9 сравнения и выходами счетчика 6 чтения. Выход схемы 9 сравнения подключен к входам установки в ноль счетчиков 6, 7 и к входу элемента НЕ 16, выход которого подключен к третьему входу элемента И 13. Вторые информационные входы мультиплексора 5 соединены с вторыми входами схемы 9 сравнения, сумматора 8 и выходами счетчика 7 записи. Первые входы сумматора 8 подключены к выходам регистра 10 уставки, входы последнего через входные шины 17 подключены к выходным шинам интерфейса процессора. Выходы сумматора 8 соединены с информационными входами второго буферного регистра 22, причем выход переноса сумматора подключен к второй шине 19 готовности. Вход установки триггера 11 записи связан с шиной 20 записи устройства. Выходы триггера 11 соединены с управляющими входами мультиплексора 5, причем прямой выход триггера 11 соединен также со счетным входом счетчика 7 записи, а инверсный с первым входом первого элемента И 13 и через вторую линию 15 задержки с управляющим входом блока 2 памяти, первым входом четвертого элемента И 28 и входом сброса триггера 11. Вход установки триггера 12 чтения соединен с выходом второго элемента И 25, вход установки триггера 24 выбора информации связан с вторыми входами элементов И 25, 26 и шиной 21. Прямой выход триггера 12 чтения через элемент 14 задержки соединен с вторым входом первого элемента И 13, выход которого подключен к входу сброса триггера 12. Инверсный выход последнего подключен к первой шине 18 готовности, входу занесения первого буферного регистра 3, счетному входу счетчика 6 чтения. Прямой выход триггера 24 соединен с первым входом второго элемента И 25, вторым входом четвертого элемента И 28, инверсный с первым входом третьего элемента И 26, а вход установки с шиной 27 выбора. Выход элемента И 28 связан с входом занесения регистра 22.

Устройство работает следующим образом.

В исходном состоянии счетчики 6, 7 и триггер 11 находятся в состоянии "0", триггеры 12, 24 в состоянии "1", выходы регистров 3, 22 находятся в третьем состоянии, т.е. отключены от шин интерфейса процессора. Логический элемент И 13 заперт логическим "0" с элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика 6 чтения. В регистр 10 уставки занесен из процессора дополнительный код глубины заполнения блока 2 памяти. На шинах 18, 19 готовности логический "0". Вторая шина 19 готовности включена в систему прерываний процессора.

При поступлении на вход 1 устройства первого информационного слова синхропульс его сопровождения поступает на шину 20 записи устройства и устанавливает триггер 11 записи в состояние "1". Триггер 11 переключает мультиплексор 5 на направление счетчика 7 записи и через элемент 15 задержки подает команду записи на управляющий вход блока памяти, а затем устанавливает себя (триггер 11) в исходное состояние "0". Элемент И 13, находящийся в цепи чтения, на время операции записи блокируется сигналом с инверсного выхода триггера 11 записи. Задний фронт сигнала с прямого выхода триггера 11 поступает на счетный вход счетчика 7 записи, наращивает его состояние на единицу, подготавливая тем самым следующий адрес. Передний фронт сигнала с инверсного выхода триггера 11 через элемент 15 задержки и открытый элемент И 28 поступает на вход занесения регистра 22 и тем самым в регистр с выхода сумматора 8 переписывается код числа свободных ячеек в блоке 2 памяти. Вследствие наличия разных кодов на входах схемы 9 сравнения на ее выходе появляется логический "0", который через элемент НЕ 16 открывает элемент И 13, сигнал с выхода последнего устанавливает в ноль триггер 12 чтения. Передний фронт сигнала с инверсного выхода триггера 12 чтения поступает на вход занесения буферного регистра 3, и информация из блока 2 памяти переписывается в регистр 3, при этом на первой шине 18 готовности появляется логическая "1", сообщая процессору о наличии информации в устройстве. Второе и последующее информационные слова, поступающие на вход устройства, числом не более чем задано в регистре 10 уставки, обрабатываются устройством аналогично. В этот период процессор, если он освободился от решения других задач, анализирует состояние первой шины 18 готовности и в случае наличия логической "1" на последней процессор выдает по шине 21 чтения импульс приема, который состояние "1" триггера 24 подтверждает. При этом импульс проходит через открытый логической "1" с прямого выхода триггера 24 элемент И 26 на вход установки триггера 12 и на управляющий вход регистра 3, подключая последний на время действия импульса к входным шинам интерфейса процессора, который считывает с них информацию. Прямой выход триггера 12 чтения через первую линию 14 задержки выставляет запрос на вывод очередного слова из блока 2 памяти в буферный регистр 3, а инверсный выход триггера 12 передним фронтом сигнала модифицирует счетчик 6. Если в блоке 2 памяти есть хотя бы одно слово и в этот момент не идет операция записи, т.е. триггер 11 записи находится в состоянии "0", то сигнал с выхода элемента И 13 сбрасывает в ноль триггер 12 чтения, который тем самым заносит очередное слово из блока 2 памяти в буферный регистр 3. При съеме последнего слова с буферного регистра 3 код счетчика 6 чтения совпадает с кодом счетчика 7 записи и на выходе схемы 9 сравнения появляется сигнал равенства, который своим передним фронтом устанавливает в ноль счетчики 6, 7 и через элемент НЕ 16 блокирует элемент И 13. Триггер 12 чтения остается в состоянии "1", а первая шина 18 готовности в состоянии "0".

Если процессор занят решением других задач и не анализирует состояние первой шины 18 готовности, то при заполнении блока 2 памяти до уровня, заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код, хранящийся в регистре 10 уставки, возникает логическая "1", которая по второй шине 19 готовности поступает в систему прерываний процессора и вызывает на выполнение программу приема из устройства. Последняя считывает информацию из устройства до конца. Если процессору необходимо знать, через какой интервал времени заполнится блок 2 памяти и появится сигнал прерывания, что необходимо перед запуском программы, прерывание которой запрещено, то процессор выдает импульс по шине 27 выбора и устанавливает триггер 24 в состояние "0". Логическая "1" с инверсного выхода триггера 24 открывает элемент И 26, а логический "0" с прямого выхода триггера 24 блокирует элементы И 25, 28. Таким образом, при поступлении на шину 21 импульса приема к входным шинам интерфейса процессора подключается второй буферный регистр 22 и в процессор поступает код числа свободных ячеек блока 2 памяти. При этом вследствие блокировки элемента И 28 исключается возможность измерения состояния второго буферного регистра 22 во время считывания информации с его выходов.