многоканальный цифровой фильтр

Формула изобретения

МНОГОКАНАЛЬНЫЙ ЦИФРОВОЙ ФИЛЬТР, содержащий N каналов, формирователь опорной последовательности, выходной регистр, пороговый блок и устройство управления, причем каждый канал содержит входной регистр и компаратор, выходы каналов соединены с соответствующими информационными входами порогового блока, первые информационные входы каждого компаратора подключены к информационному входу выходного регистра и выходу формирователя опорной последовательности, соответствующие выходы устройства управления подключены к синхронизирующим входам соответственно формирователя опорной последовательности, входных регистров, компараторов и порогового блока, информационные входы входных регистров являются информационными входами каналов фильтра, в каждом канале выход входного регистра соединен с вторым информационным входом компаратора, отличающийся тем, что, с целью повышения быстродействия, в него дополнительно введены элемент НЕ, два RS-триггера, JK-триггер и элемент ИЛИ, выход которого подключен к синхронизирующему входу выходного регистра и к R-входу JK-триггера, первый и второй входы элемента ИЛИ соединены с инверсными входами соответственно первого и второго RS-триггеров, R-входы которых подключены к прямому выходу JK-триггера, инверсный выход которого подключен к его J и K-входам, а C-вход соединен с соответствующим выходом устройства управления, при этом формирователь опорной последовательности выполнен в виде последовательно соединенных генератора опорной частоты и реверсивного счетчика, установочный вход которого является установочным входом формирователя опорной последовательности и соединен с одним из информационных входов каналов фильтра, вход синхронизации записи счетчика является синхронизирующим входом формирователя, а управляющий вход - управляющим входом формирователя и подключен к выходу порогового блока, соединенному также с S-входом первого RS-триггера непосредственно, а с S-входом второго RS-триггера через элемент НЕ.

Описание изобретения к патенту

Фильтр предназначен для оценки параметров входных сигналов, определения граничных или промежуточных, а также средних значений входных сигналов, в частности для их усреднения, и может быть использовано в цифровых радиотехнических системах приема и обработки сигналов, поступающих параллельно во времени, а также в измерительно-информационных системах сбора и обработки данных.

Цель изобретения - повышение быстродействия фильтра.

На фиг. 1 изображена схема предлагаемого фильтра; на фиг.2 показана временная диаграмма его работы.

Фильтр содержит устройство 1 управления, последовательно соединенные формирователь 2 опорной последовательности и выходной регистр 3. Каждый i-й канал (i=1,2...N) фильтра содержит последовательно соединенные входной регистр 4 (i) и компаратор 5, вторые входы которых объединены и подключены к выходу формирователя 2 опорной последовательности, а выходы подключены к соответствующим входам порогового блока 6. Выход порогового блока 6 соединен с управляющим входом формирователя 2 опорной последовательности, через элемент НЕ 7 с S-входом RS-триггера 8, с S-входом RS-триггера 9 непосредственно. Инверсные выходы RS-триггеров 8, 9 соединены с входами элемента ИЛИ 10, выход которого подключен к управляющему входу выходного регистра 3 и к R-входу IK-триггера 11. Прямой выход последнего подключен к R-входам RS-триггеров 8, 9, а инверсный выход - к I- и К-входам IK-триггера 11. С-вход этого триггера соединен с выходом устройства 1 управления.

Первый вход первого канала соединен с установочным входом формирователя 2 опорной последовательности. Синхронизирующие входы формирователя опорной последовательности, входных регистров 4 (i), компараторов 5 (i) и порогового блока 6 соединены с выходом устройства 1 управления. Формирователь 2 опорной последовательности содержит последовательно соединенные генератора 12 опорной последовательности и реверсивный счетчик 13, установочный, управляющий и вход синхронизации записи которого являются соответственно установочным, управляющим и синхронизирующим входами формирователя опорной последовательности. Пороговый блок 6 содержит комбинационный дешифратор 14, входы которого являются входами порогового блока, а выход соединен с первым входом компаратора 16, второй вход которого подключен к выходу генератора 15 пороговой функции. Выход компаратора 16 является выходом порогового блока.

В исходном состоянии IK-триггер 11 сброшен в нулевое состояние (фиг.2б, ж), нулевой уровень напряжения с прямого выхода триггера 11 поступает на R-вход сброса RS-триггеров 8, 9, удерживая тем самым уровень логической "1" на их инверсных выходах (фиг.2 в, г, з, и). На выходе элемента ИЛИ 10 сохраняется уровень логической "1" (фиг.2е, л), не изменяющий состояния выходного регистра 3 и IK-триггера 11. С выхода генератора 15 пороговой функции на вход компаратора 16 поступает код пороговой функции Р, значение которого определяется режимом работы фильтра. Например, для фильтрации среднего значения из N входных данных В_iP= N/2, а для определения минимального или максимального значений В_iсоответственно имеет Р=1, Р=N.

Цикл измерения начинается с приходом импульса пуска из устройства 1 управления (фиг. 2а). По переднему фронту этого импульса коды В_i (пусть i= 1,2. . .8) входных данных заносятся в соответствующие регистры 4 (i). Кроме того, один из кодов В_i (например, В₁) поступает на установочный вход формирователя 2 опорной последовательности и по импульсу пуска, поступающему на синхронизирующий вход формирователя опорной последовательности, записывается в счетчик 13. Одновременно импульс пуска поступает на счетный С-вход IK-триггера 11. По спаду импульса пуска IK-триггер 11 перебрасывается в единичное состояние и снимает сигнал нулевого уровня с R-входов RS-триггеров 8, 9.

Для определенности полагают, что с помощью фильтра оценивается среднее значение величин В_i. Это значение задается генератором 15 пороговой функции. При этом, если B₁ < , то число сработавших компараторов 5(i) меньше N/2 и на входе компаратора 16 появляется сигнал нулевого уровня, который, поступая на управляющий вход формирователя 2 опорной последовательности, переводит его в режим монотонного увеличения опорной последовательности. Таким образом, после установки импульсом пуска IK-триггера 11 в единичное состояние RS-триггер 9 также оказывается в единичном состоянии ("0" на инверсном выходе) (фиг.2г), а RS-триггер 8 не изменяет своего состояния, перейдя в режим хранения, так как на его R- и S-входах действуют сигналы единичного уровня. Генератор 12 опорной последовательности монотонно увеличивает значение кода в счетчике 13 и соответственно на вторых входах компараторов 5 (i). В момент, когда код на выходе формирователя 2 опорной последовательности равен или превышает N/2, срабатывает компаратор 16 и на его выходе появляется сигнал единичного уровня. При этом RS-триггер 9 не изменяет своего состояния (фиг.2г), а RS-триггер 8 переходит в единичное состояние ("0" на его инверсном выходе) под действием сигнала нулевого уровня с выхода элемента НЕ 7 (фиг.2в). При этом на выходе элемента ИЛИ 10 и на управляющем входе выходного регистра 3 появляется сигнал нулевого уровня, по которому значение кода с выхода формирователя 2 опорной последовательности переписывается в выходной регистр 3. Одновременно этот сигнал поступает на вход сброса IK-триггера 11, на прямом выходе которого формируется сигнал нулевого уровня, устанавливающий на инверсных выходах RS-триггеров единичные уровни сигналов. На выходе элемента ИЛИ 10 также появляется сигнал единичного уровня (фиг.2е). Таким образом, длительность сигнала нулевого уровня на выходе элемента ИЛИ 10 равна сумме времени срабатывания IK-триггера 11 и RS-триггеров 8, 9 (фиг.2б, в, г).

Если в начале цикла фильтрации после прихода импульса пуска B₁ > , то на выходе компаратора 16 появляется сигнал единичного уровня, который переводит формирователь 2 опорной последовательности в режим монотонного уменьшения значения выходной опорной последовательности. В момент, когда значение кода опорной последовательности станет меньше N/2, на выходе компаратора 16 формируется сигнал нулевого уровня (фиг.2к). В этом случае уже RS-триггер 9 не изменяет своего состояния (нулевой уровень на инверсном выходе, фиг.2и), а RS-триггер 8 устанавливается в единичное состояние ("0" на инверсном выходе). На выходе элемента ИЛИ 10 формируется импульс нулевого уровня, который переписывает код с выхода формирователя 2 опорной последовательности в выходной регистр 3.