устройство защиты информации

Формула изобретения

1. УСТРОЙСТВО ЗАЩИТЫ ИНФОРМАЦИИ, содержащее блок задания программы защиты и обработки данных, первый и второй входы-выходы которого являются входами-выходами данных устройства, блок управления преобразованием, блок сопряжения, отличающееся тем, что, с целью повышения производительности преобразований, эффективности использования вычислительных систем и криптостойкости, в него введены два блока преобразования, буферная память и группа элементов ИЛИ, при этом канал ввода-вывода системным интерфейсом соединен с входом-выходом блока сопряжения, информационный выход которого соединен с первыми информационными входами первого и второго блоков преобразования и блока управления преобразованием, а информационный вход блока сопряжения через группу элементов ИЛИ подключен к первым информационным выходам буферной памяти и первого блока преобразования, первый информационный выход которого соединен с вторым информационным входом блока управления преобразованием, третий информационный вход которого соединен с вторым информационным выходом первого блока преобразования, соединенным с вторым информационным входом второго блока преобразования, информационный выход которого соединен с информационным входом буферной памяти, второй информационный выход которой соединен с вторым информационным входом первого блока преобразования, при этом управляющий выход блока сопряжения соединен с первыми управляющими входами буферной памяти и первого и второго блоков преобразования, вторые управляющие входы которых соединены соответственно с первым и вторым управляющими выходами блока управления преобразованием, управляющий вход которого соединен с управляющим выходом второго блока преобразования, первый и второй сигнальные выходы, а также вход и выход сброса блока управления преобразованием соединены соответственно с первым и вторым сигнальными входами, а также с выходом и входом сброса блока сопряжения, при этом выход сброса блока управления преобразованием соединен также с входами сброса второго блока преобразования и буферной памяти, вход готовности которой соединен с сигнальным выходом блока сопряжения, третий сигнальный вход которого соединен с сигнальным выходом второго блока преобразования, первый сигнальный вход которого соединен с первым сигнальным выходом буферной памяти, второй сигнальный выход которой соединен с сигнальным входом блока управления преобразованием, третий сигнальный выход которого соединен с вторым сигнальным входом второго блока преобразования и сигнальным входом буферной памяти.

2. Устройство по п.1, отличающееся тем, что второй блок преобразования содержит диспетчер, три коммутатора и группу узлов преобразования, при этом первый и второй информационные входы блока соединены с информационными входами диспетчера, информационный выход которого соединен с входами данных первого и второго коммутаторов, выходы которых соединены соответственно с входами-выходами узлов преобразования группы, подключенными к соответствующим входам данных третьего коммутатора, выход которого является информационным выходом блока, первый управляющий вход которого соединен с управляющими входами диспетчера, третьего коммутатора и установочными входами первого и второго коммутаторов, управляющие входы которых являются вторым управляющим входом блока, управляющий и сигнальный выходы, а также первый и второй сигнальные входы и вход сброса которого соединены соответственно с управляющим и сигнальным выходами, а также первым и вторым сигнальными входами и входом сброса диспетчера.

3. Устройство по п.1, отличающееся тем, что блок управления преобразованием содержит узел выдачи команд, узел управления заключительными операциями и распределитель управляющих сигналов, первый, второй и третий информационные входы, а также первый, второй сигнальные и первый управляющий выходы блока соединены соответственно с первым, вторым и третьим входами, а также с первым, вторым и третьим выходами узла выдачи команд, четвертый и пятый выходы, а также четвертый вход которого соединены соответственно с первым и вторым входами, а также с выходом распределителя управляющих сигналов, управляющие вход и выходы которого являются управляющим входом и вторым управляющим выходом блока, входы сигнальный и сброса, а также сигнальный выход которого соединены соответственно с первым и вторым входами, а также с первым выходом узла управления заключительными операциями, второй выход которого является выходом сброса блока и соединен с входами сброса узла выдачи команд и распределителя управляющих сигналов.

Описание изобретения к патенту

Изобретение относится к устройствам преобразования цифровой информации с целью ее защиты от неавторизованного чтения при передаче по каналам связи и хранении на машинных носителях и может быть использовано в коммерческих сетях связи, компьютерах, в том числе и персональных, при обмене данными правительственными, банковскими и промышленными учреждениями, когда возникает необходимость хранения и передачи конфеденциальной информации.

Известны линейные регистры сдвига, содержащие триггеры и переключатели [1] . Их недостаток - низкая криптостойкость. Например, для 45-разрядного линейного регистра сдвига достаточно иметь 90 битов исходного и соответственно шифрового текcтов, чтобы раскрыть шифр. Такие шифры легко раскрываются, так как между сообщением и зашифрованным текстом существует линейная зависимость. Шифры подстановки исключают такую зависимость, но они раскрываются с помощью метода частотного анализа с учетом фонетических особенностей языка. Совмещение этих двух шифров создает более сильные криптографические возможности. Эти возможности реализованы в системе Люцифер, содержащий последовательно соединенные блоки подстановок и перестановок, генератор паролей и систему синхронизации и установления подлиности.

Недостатки такого решения. Система очень сложна, что приводит к низкой производительности, значительно ниже (в 20 раз), чем у других систем аналогичного назначения. Сообщения автоматически разбиваются на блоки фиксированной длины и объединяются с паролем, после чего цифры данных и пароля перемешиваются и передаются абоненту, что создает избыточность и снижает эффективность использования канала связи. Фиксированной длины 64-битные блоки данных не внушают доверия зарубежным специалистам, поэтому предполагалось их увеличить до 128 битов, но из-за технических трудностей эта задача не реализована. Двухуровневый ключ имеет длину 56 битов, которой недостаточно для защиты от метода исчерпывающего перебора.

Учитывая, что не все устройства обеспечивают достаточную степень защиты во всех возможных приложениях, национальное бюро стандартов США (NBS) разработало стандарт кодирования данных, который экономичен в реализации и эффективен в действии. Он взят в качестве прототипа, реализуется вычислительной системой, подключенной к общественной сети связи, и содержит ЭВМ с системным интерфесом, процессором, оперативной памятью, модемами и другими внешними устройствами, а также плату с интегральной схемой DES, задающей алгоритм кодирования данных, которая вставляется в процессор [2].

Его недостатки. Низкая производительность. В процессе преобразования алгоритмом решения задачи шифрования-дешифрования предусматривается проведение несколько тысяч операций на каждый 64-бытный блок данных, что снижает производительность преобразования и вводит временные задержки при обмене информацией, что приводит к снижению эффективности использования канала связи и вычислительной машины или требует ввода специальной машины для решения задачи преобразования. Недостаточная криптостойкость. Во-первых, длина ключа 56 битов может быть разрушена методом полного перебора, утверждают американские специалисты Хелман и Диффи, что снижает надежность защиты. Во-вторых, для шифрования последовательный поток битов данных разбивается на 64-битные блоки данных, содержащие несколько символов. Для преобразования каждого из таких блоков используется полный алгоритм преобразования 56-битного ключа, что позволяет воспользоваться методом частотного анализа для разрушения защиты. Перспективный план NBS включает коммерческую реализацию алгоритма в виде устройства LSI. Такие устройства могут использоваться в терминалах ЭВМ, модемах передачи данных, устройствах чтения-записи и т.д., при этом они доступны многим потребителям.

Целью изобретения является устранение указанных недостатков и повышение производительности, эффективности использования вычислительных машин и криптостойкости.

Цель достигается тем, что в вычислительную систему, содержащую ЭВМ и плату DES, вместо интегральной платы введены блоки сопряжения и управления, два блока преобразования информации, буферная память и группа элементов ИЛИ, при этом вычислительная система через управляемый коммутатор и интерфейс преобразователя подключена к блоку сопряжения, информационный выход которого соединен с первыми информационными входами первого и второго блоков преобразования и блока управления, а информационный вход блока сопряжения через группу элементов ИЛИ подключен к первым информационным выходам буферной памяти и первого блока преобразования, в котором первый информационный выход соединен также с вторым информационным входом блока управления, третий информационный вход которого соединен с вторым информационным выходом первого блока преобразования, который также соединен с вторым информационным входом второго блока преобразования, информационный выход которого соединен с информационным входом буферной памяти, второй информационный выход которой соединен с вторым информационным входом первого блока преобразования.

На фиг. 1 изображена структурная схема устройства; на фиг. 2 - функциональная схема первого блока преобразования; на фиг. 3 - функциональная схема второго блока преобразования; на фиг. 4 - функциональная схема блока управления преобразователем; на фиг. 5 - функциональная схема буферной памяти; на фиг. 6 - схема блока сопряжения; на фиг. 7 - структурная схема блока задания программы защиты и обработки данных (вычислительной системы).

Устройство содержит (фиг. 1) первый блок 1 преобразования, блок 2 управления преобразованием, второй блок 3 преобразования, буферную память 4, группу элементов ИЛИ 5, блок 6 сопряжения, блок 7 задания программы защиты и обработки данных (вычислительная система), интерфейс 8, выход-вход 9, связанный с потребителем, канал связи 10, линии связи 11-28.

Вычислительная система 7 через интерфейс 8 соединена с блоком 6 сопряжения, информационный выход 11 которого соединен с первыми информационными входами первого 1 и второго 3 блоков преобразования и блока 2 управления. Информационный вход 14 блока 6 сопряжения через группу элементов ИЛИ 5 подключен к первым информационным выходам 14-1 и 14-2 буферной памяти 4 и первого блока 1 преобразования, первый информационный выход 14-2 которого также соединен с вторым информационным входом блока 2 управления. Третий информационный вход блока 2 управления соединен с вторым 15 информационным выходом первого блока 1 преобразования, который также соединен с вторым информационным входом второго блока 3 преобразования. Информационный выход 16 блока 3 соединен с информационным входом буферной памяти 4, второй информационный выход которой соединен с вторым информационным входом 17 первого блока 1 преобразования. Управляющий выход 18 блока 6 сопряжения соединен с первыми управляющими входами буферной памяти 4, второго 3 и первого 1 блоков преобразования, второй управляющий вход 19 соединен с первым управляющим выходом блока 2 управления, второй управляющий выход 12 и управляющий вход 23 которого соединены с вторым управляющим входом и управляющим выходом второго блока 3 преобразования. Первый 20 и второй 13 сигнальные выходы, а также вход 21 и выход 27 сброса блока 2 управления соединены соответственно с первым и вторым сигнальными входами, а также с выходом и входом сброса блока 6 сопряжения. Выход сброса блока 2 управления соединен также с входами сброса 27 второго блока 3 преобразования и буферной памяти 4, вход 28 готовности которой соединен с сигнальным выходом блока 6 сопряжения. Третий сигнальный вход 22 блока 6 соединен с сигнальным выходом второго блока 3 преобразования, первый сигнальный вход 24 которого соединен с первым сигнальным выходом буферной памяти 4. Второй сигнальный выход 25 буферной памяти соединен с сигнальным входом блока 2 управления, третий 26 сигнальный выход которого соединен с вторым сигнальным входом второго 3 блока преобразования и сигнальным входом буферной памяти 4.

Блок 1 преобразования содержит (фиг. 2) коммутаторы 30, узлы 31 преобразования, группы элементов ИЛИ 32, запрета 33. Узлы 31 преобразования выполнены в виде проссировочных узлов (плат), на которых реализуются перестановки входных битов на выходах, и имеют прямые входы, подключенные к выходам 34 первого коммутатора 30-1, и обратные входы, соединенные с выходами 35 второго коммутатора 30-2. Первый управляющий вход 18 является установочным входом первого 30-1 и второго 30-2 коммутаторов и соединен с инверсными входами групп элементов 33-2 и 33-1 запрета, входы которых соединены с выходами соответствующих групп элементов ИЛИ 32-2 и 32-1, а выходы являются соответственно первым 14-2 и вторым 15 информационными выходами. Первый 11 и второй 17 информационные входы являются входами соответственно первого 30-1 и второго 30-2 коммутаторов, выходы которых подключены к прямым 34 и обратным 35 входам соответствующих узлов 31 преобразования, а также к входам соответственно второй 32-2 и первой 32-1 групп элементов ИЛИ, при этом управляющие входы 19 коммутаторов 30-1, 30-2 являются вторым управляющим входом узла.

В исходном положении в коммутаторах 30 входы 11 и 17, а также выходы 34 и 35 запрещены. Для передачи информации абоненту или ее записи в машинный носитель на вход 18 поступает сигнал "Записать", который подается на вход 18-1 коммутатора 30-1 и разрешает его вход 11, а также на инверсный вход группы элементов 33-2 запрета и запрещает выход 14-2. Затем подается сигнал, например, на вход 19-1, который поступает на входы коммутаторов 30, в которых разрешаются выходы 34-1, 35-1. В этом случае параллельные сообщения с входа 11 через коммутатор 30-1 и его выход 34-1 поступают через элементы ИЛИ 32-2 на вход запрещенных элементов 32-2 запрета, через узел 31-1, в котором искажаются по соответствующему закону, и через элементы ИЛИ 32-1, запрета 33-1 передаются на выход 15. После передачи заданного числа сообщений сигнал с входа 19-1 снимается и поступает, например, на вход 19-3, при этом в коммутаторах 30 открываются выходы 34-3, 35-3. Поэтому следующие сообщения с входа 11 через коммутатор 30-1, его выход 34-3, узел 31-3, в котором искажаются по другому закону, и через элементы ИЛИ 32-1, запрета 33-1 поступает на выход 15. По окончании передачи данных сигналы с входов 19 и 18 снимаются и блок возвращается в исходное состояние.

Для приема информации от абонента или ее считывания из накопителя сигнал "Считать" поступает на вход 18 и подается на вход 18-2 второго коммутатора 30-2, в котором разрешается вход 17, а также на вход запрета первой группы элементов 33-1 запрета, которая запрещается. Затем сигнал подается на вход 19-1, при этом в коммутаторах 30 открываются выходы 34-1, 35-1. В этом случае сообщения с входа 17 через коммутатор 30-2, его выход 35-1, узел 31-1, в котором реализуются обратные преобразования и "чистые" сообщения, через группы элементов ИЛИ 32-2, запрета 33-2 поступают на выход 14-2. Потом сигнал с входа 19-1 снимается и подается на вход 19-3. И так до окончания массива данных.

При таком решении общее число различных комбинаций преобразования определяется фомулой К₁ = n!, где n - число битов в сообщении. При n = 8 К = 40320. При этом отсутствует как частотная, так и линейная зависимость преобразований. Кроме того, практически отсутствуют задержки преобразования при передаче информации, что обеспечивает высокую производительность. А также появляется возможность заменять или переставлять узлы 31, что ведет к созданию новых устройств преобразования без изменения остальных блоков.

Второй блок 3 преобразования содержит (фиг. 3) диспетчер 36, узлы 37 преобразования, коммутаторы 38. Деспетчер содержит регистр 39, распределитель 40, элементы ИЛИ 41, запрета 42. Узлы 37 преобразования аналогичны узлам 31 преобразования первого 1 блока преобразования. Первый 11 и второй 15 информационные входы блока являются информационными входами диспетчера 36, информационный выход 45 которого соединен с входами первого 38-1 и второго 38-2 коммутаторов. Выходы последних соединены с прямыми 46 и обратными 47 входами М узлов 37 преобразования, а также подключены к входам третьего 38-3 коммутатора, выход которого является информационным выходом 16 блока. Первый управляющий вход 18 блока является управляющим входом диспетчера 36 и третьего коммутатора 38-3, а также установочным входом первого 38-1 и второго 38-2 коммутаторов, управляющие входы 12 которых являются вторым управляющим входом блока. Управляющий 23 и сигнальный 22 выходы, а также первый 24 и второй 26 сигнальные входы и вход 27 сброса блока являются соответственно управляющим и сигнальным выходами, а также первым и вторым сигнальными входами и выходом сброса диспетчера 36.

В исходном состоянии на выходах диспетчера 36 сигналов нет, в коммутаторах 38-1, 38-2 входы 45 и выходы 46, 47 запрещены. В диспетчере 36, в коммутаторе 38-4 входы 11 и 15 запрещены, на выходе 43-1 распределителя 40 имеется сигнал, поступающий на вход коммутатора 38-5, в котором разрешается выход 44-1. Для передачи информации абоненту сигнал с входа 18 передается на вход 18-1 коммутаторов 38-1, 38-3, 38-4. При этом в коммутаторе 38-1 разрешается вход 45, в коммутаторе 38-3 запрещается вход 46, в коммутаторе 38-4 разрешается вход 15. Затем, например, на вход 12-М подается сигнал, который поступает на входы первого 38-1 и второго 38-2 коммутаторов, в которых разрешаются выходы 46-М и 47-М. В этом случае сообщения с входа 15 диспетчера 36 через коммутаторы 38-4, 38-5 поступают на вход 44-1 регистра 39 и запоминаются в соответствующих разрядах. При этом признак такого сообщения через элемент ИЛИ 41-1 поступает на вход продвижения распределителя 40, в котором снимается сигнал с выхода 43-1 и формируется на выходе 43-2, поступающий в коммутатор 38-5, у которого при этом запрещается выход 44-1 и разрешается выход 44-2. Поэтому второе сообщение с входа 15 подается на вход 44-2 регистра 39 и запоминается в других его разрядах, а распределитель 40 снимает сигнал с выхода 43-2 и формирует на выходе 43-3. Так, последовательно заполняется регистр 39, при этом N-е сообщение с входа 15 через коммутаторы 38-4, 38-5 поступает на вход 44-4 регистра 39, а признак этого сообщения через элемент ИЛИ 41-1 подается в распределитель 40, который снимает сигнал с выхода 43-4 и формирует на выходе 22, с которого сигнал поступает на выход 22 блока, при этом прекращается подача очередных сообщений на вход 15; через элемент ИЛИ 41-2 на вход элемента 42 запрета, в котором задерживается до снятия сигнала с входа 24. С выхода элемента 42 запрета сигнал поступает на считывающий вход регистра 39, при этом параллельный код группы из N сообщений с его выхода 45 через коммутатор 38-1, его выход 46-М, узел 37-М, в котором искажается по данному закону, поступает на вход 47 коммутатора 38-3 и передается на выход 16; на выход 23 блока, при этом сигнал с входа 12-М снимается и подается, например, на вход 12-2, с которого поступает на вход коммутаторов 38-1, 38-2, в которых разрешаются выходы 46-2, 47-2; через элемент ИЛИ 41-3 на вход сброса распределителя 40, в котором формируется сигнал на выходе 43-1, поступающий в коммутатор 38-5, который разрешает выход 44-1, а также снимает сигнал с выхода 22, при этом разрешается подача очередных сообщений на вход 15 коммутатора 38-4.

Следующая группа сообщений заполняет регистр 39 аналогично и с его выхода 45 поступает в коммутатор 38-1, но в этом случае код с выхода 45-2 проходит через узел 37-2, в котором искажается по другому закону, после чего поступает на вход 47 коммутатора 38-3 и передается на выход 16. Когда последняя в массиве данных группа сообщений неполная, сигнал поступает на вход 26 и через элемент ИЛИ 41-2 передается на вход элемента 42 запрета и после снятия сигнала запрета с входа 24 поступает на выход 23. При этом неполная группа сообщений передается на выход 45 регистра 39, а распределитель 40 переводится в исходное состояние. По окончании передачи на вход 27 поступает сигнал сброса, который подается на входы сброса регистра 39 и через элемент ИЛИ 41-3 распределителя 40. Сигналы с входов 19 и 12 снимаются и блок возвращается в исходное состояние.

Для приема информации сигнал с входа 18 подается на входы 18-2 коммутаторов 38-2, 38-3, 38-4. При этом в коммутаторе 38-3 запрещается вход 47, в коммутаторе 38-2 разрешается вход 45, в коммутаторе 38-4 разрешается вход 11. Затем подается сигнал на вход 12-М и в коммутаторах 38-1, 38-2 разрешаются выходы 46-М и 47-М. В этом случае сообщение с входа 11 через коммутатор 38-4 поступает на вход элемента ИЛИ 41-1 и через коммутатор 38-5, его выход 44-1 в регистр 39. Признак сообщения с выхода элемента ИЛИ 41-1 поступает на вход продвижения распределителя 40, в котором снимается сигнал с выхода 43-1 и формируется на выходе 43-2, с которого поступает на вход коммутатора 38-5, в котором запрещается выход 41-1 и разрешается выход 44-2. После заполнения регистра 39 сигнал с выхода 22 распределителя 40 поступает на выход блока, а также через элементы ИЛИ 41-2, запрета 42 на вход считывания регистра 39, на выход 23 блока и через элемент ИЛИ 41-3 на вход сброса распределителя 40, который возвращается в исходное состояние. Прием сообщений продолжается.

Группы сообщений с выхода 45 регистра 39 через коммутатор 38-2, его выход 47-М поступают в узел 37-М, в котором производится обратно преобразования, и передаются на вход 46 коммутатора 38-3, в котором передаются на выход 16. После передачи каждой группы сообщений сигнал в цепи входа 12 снимается и вновь подается в соответствующую цепь. Такое решение обеспечивает формирование различных комбинаций число которых определяется равенством

K₂ = l nN l !, где n - число битов в сообщении;

N - число сообщений в группе.

При n = 8 и N = 4

К₂ = 32 ! > 3 10³².

В то же время это решение создает задержку, равную времени записи N сообщений в регистр 39.

Блок 2 управления содержит (фиг. 4) узел 48 выдачи команд, узел 49 управления заключительными операциями, распределитель 50 управляющих сигналов, два счетчика 51, элементы ИЛИ 52, триггеры 53, элементы И 54, коммутатор 55, дешифраторы 56 с элементами памяти на выходе, элемент 57 задержки. Первый 11, второй 14-2 и третий 15 информационные входы, а также первый 20, второй 13 сигнальные и первый управляющий 19 выходы блока являются соответстенно первым, вторыми и третьим входами, а также первым, вторым и третьим выходами узла 48, четвертый и пятый выходы, а также четвертый вход которого соединены с первым и вторым входами, а также с выходом распределителя 50 управляющих сигналов. Управляющие вход 23 и выходы 12 распределителя 50 являются управляющим входом и вторым управляющим выходом блока, входы сигнальный 25 и сброса 21, а также третий сигнальный выход 26 которого являются соответственно первым и вторым входами, а также первым выходом узла 49 управления заключительными операциями, второй выход которого является выходом 27 сброса блока и соединен с входами сброса узла 48 и распределителя 50 управляющих сигналов.

В исходном положении узел 48, узел 49 и распределитель 50 находятся в нулевом состоянии и на их выходах сигналов нет. В узле 48 счетчики 51 находятся в нулевом состоянии, при этом на выходе счетчика 51-1 имеется сигнал, поступающий на вход сброса дешифратора 56-1, на вход 29-5 коммутатора 55 и на вход элемента И 54-6, в этом случае разрешается выход 29-1 в коммутаторе 55 и элемент И 54-6. До начала передачи данных на вход 11 узла 48 программы подается часть кода-ключа, несколько сообщений. Первые из них с входа 11 через коммутатор 55 передаются на выход 29-1, с которого поступают в счетчик 51-2, в котором запоминаются и передаются на вход дешифратора 56-2, на одном из выходов, например 68-1, которого формируется сигнал, поступающий через элементы ИЛИ 52-8, 52-12 на вход элемента И 54-3, который разрешается; признаки сообщений через элементы ИЛИ 52-4, 52-5 на входы сброса триггеров 53-1 - 53-3 и вход элемента 57 задержки. С выхода элемента 57 задержки сигнал подается на вторые входы элементов И 54-1 - 54-3, при этом формируется сигнал на выходе элемента И 54-3, поступающий на вход триггера 53-2, который перебрасывается, и сигнал с его выхода 12-М поступает на выход блока, а также через элемент ИЛИ 52-6 на вход элемента И 54-5 и разрешает его. Счетчик 51-2 принимает заданное число сообщений и формирует сигнал на выходе 29-4, поступающий на вход коммутатора 55, в котором запрещается выход 29-1 и разрешается выход 29-2, а также через элемент И 54-6 на выход 20. При этом следующее сообщение - код уставки с входа 11 через коммутатор 55 и его выход 29-2 поступает в счетчик 51-1 и запоминается, при этом сигнал с его выхода 29-5 снимается, что обеспечивает в коммутаторе 55 запрещение выхода 29-2 и разрешение выхода 29-3; снятие сигнала с входа сброса дешифратора 56-1 и сигнала запроса с выхода 20 блока. Поэтому следующее сообщение - адрес узла преобразования с входа 11 поступает на выход 29-3 дешифратора 56-1, запоминается в нем, при этом в соответствующей цепи его выхода формируется сигнал, поступающий на выход 19 и вход элемента ИЛИ 52-3, с которого подается на вход 29-6 коммутатора 55, в котором запрещается выход 29-3; через элемент И 54-5 на выход 13 готовности блока и на вход коммутатора 55, в котором разрешается выход 29-7. После этого разрешается прием-передача информации.

При передаче информации абоненту сообщения поступают на входы 11 и 15, а при приеме от абонента - на входы 11 и 14-2. С входа 11 сообщения через коммутатор 55 подаются на входы 29-7 элемента ИЛИ 52-1, а сообщения с входов 15 и 14-2 поступают на входы элемента ИЛИ 52-2, при этом на выходах элементов ИЛИ формируются признаки сообщений. Сигналы с выхода элемента ИЛИ 52-1 поступают на счетный вход счетчика 51-2 и суммируются с кодом, при этом на вход дешифратора 56-2 поступают новые суммы, что приводит к изменению сигналов на его выходах 68. Предполагают, что сигнал формируется на выходе 68-2, с которого поступает через элементы ИЛИ 52-11, 52-9 на вход элемента И 54-2 и разрешает его. Пусть в этот момент на вход 23 поступает сигнал, который через элемент ИЛИ 52-5 подается на вход элемента 57 задержки и на входы сброса триггеров, при этом триггер 53-3 возвращается в исходное состояние и сигналы с выходов 12-М и 13 снимаются, передача данных запрещается. Затем с выхода элемента 57 задержки сигнал поступает на входы элементов И 54-1, 54-2, 54-3, при этом на выходе элемента И 54-2 формируется сигнал, который перебрасывает триггер 53-2, и сигнал с его выхода 12-2 поступает на выход блока, а также через элементы ИЛИ 52-6, И 54-5 на выход 13 готовности. Передача данных продолжается. Сигналы с выхода элемента ИЛИ 52-2 поступают на счетный вход счетчика 51-1 и суммируются с уставкой, при переполнении счетчика 51-1 он обнуляется и на его выходе 29-5 формируется сигнал, поступающий на вход коммутатора 55, в котором разрешается выход 29-2; на вход сброса дешифратора 56-1 и обнуляет его, при этом снимается сигнал с выходов 19 и 13, передача данных запрещается; через элемент И 54-6 на выход 20 блока для ввода новых уставки и адреса. В этом случае код-уставка с входа 11 передается на вход 29-2 счетчика 51-1, запоминается и сигнал с его выхода 29-5 и выхода 20 снимается, при этом в коммутаторе 55 запрещается выход 29-2 и разрешается выход 29-3. Поэтому код-адрес с входа 11 поступает на вход 29-3 дешифратора 56-1, запоминается и в соответствующую цепь выхода 19 поступает сигнал, который передается на выход блока и вход элемента ИЛИ 52-3, с выхода которого поступает на вход 29-6 коммутатора 55, в котором выход 29-3 запрещается; через элемент И 54-5 на выход 13 блока и на вход коммутатора 55, в котором разрешается выход 29-7. Передача данных продолжается. После работы на выход 21-1 поступает сигнал, который перебрасывает триггер 53-4 в узле 49 управления, и сигнал с его выхода поступает на выход 26 блока и на вход элемента И 54-4. При подаче сигнала на второй его вход 25 на выходе элемента И 54-4 формируется сигнал, поступающий на вход элемента ИЛИ 52-7. Сигнал технологического сброса с входа 21-2 поступает на другой его вход. С выхода элемента ИЛИ 52-7 сигнал поступает на выход 27 сброса блока; в узел 48 на входы сброса счетчиков 51, которые возвращаются в исходное состояние, при этом на выходе 29-5 счетчика 51-1 формируется сигнал, поступающий на вход сброса дешифратора 56-1 и возвращает его в исходное состояние; в распределитель 50 и через элемент ИЛИ 52-5 возвращает триггеры 53 в исходное состояние; возвращает в исходное состояние и триггер 53-4 в узле 49 управления.

Такое решение позволяет как угодно часто заменять управляющие сигналы на выходах 19 и 12 для выбора очередных узлов (подпрограмм) преобразования информации в первом 1 и втором 2 блоках преобразования, при этом отсутствуют линейная и частотная зависимости преобразований информации, так как при замене подпрограмм преобразования происходят перестановки и подстановки символов в кодируемом тексте. Для первого блока 1 преобразования замена подпрограмм производится через неравные интервалы потока данных, которые задаются уставками, коды которых известны только абонентам, устанавливающим связь. Для второго блока преобразования подпрограммы заменяются через интервалы, определяемые числом сообщений в группах. Однако вводятся новые подпрограммы в случайной очередности, определяемой схемной реализацией распределителя 50 и кодом ключа, который также известен только абонентам, устанавливающим связь. Это обеспечивает высокую криптостойкость даже в том случае, если злоумышленник имеет аналогичное устройство.

Буферная память 4 содержит (фиг. 5) накопитель 58 кодов, узел 59 управления, узел 60 вывода информации, регистры 61, коммутатор 62, элементы ИЛИ 63, триггеры 64, элементы 65 запрета, распределитель 66. Информационный вход 16 памяти является информационными входами узла 59 управления и накопителя 58 кодов, информационный выход которого соединен с входом узла 60 вывода информации. Установочный вход 18 является первым управляющим входом памяти, первый 14-1 и второй 17 информационные выходы которой являются первым и вторым выходами узла 60 вывода информации. Управляющие входы узла 60 соединены с управляющими выходами узла 59 управления, первый 26 и второй 28 входы, а также первый 24 и второй 25 выходы которого являются сигнальным входом и входом готовности, а также первым и вторым сигнальными выходами памяти. Вход 27 сброса памяти является входом сброса узла 60 вывода информации, накопителя 58 кодов и узла 59 управления, задающий выход и вход управления которого соединены с управляющими входом и выходом накопителя 58 кодов.

В исходном положении распределитель 66, триггеры 64 и регистры 61 находятся в нулевом состоянии и на их выходах сигналов нет, в коммутаторе 62 выходы 14-1, 17 запрещены. Сигнал "Передать информацию абоненту" подается на вход 18 узла 60 и поступает на вход 18-1 коммутатора 62, в котором разрешается выход 14-1. Для приема информации от абонента сигнал с входа 18 поступает на вход 18-2 коммутатора 62, в котором при этом разрешается выход 17. Код группы сообщений поступает на вход 16 и подается в накопитель 58 и на вход регистра 61, в котором запоминается, а также в узел 59, в котором через элемент ИЛИ 63-3 признак кода перебрасывает триггер 64-1, сигнал с выхода которого поступает на выход 24, запрещая подачу следующего кода; на инверсный вход элемента 65-2 запрета и запрещает его; через элемент 65-1 запрета на вход считывания регистра 61 в накопителе 58, при этом код с его выхода передается в узел 60 и запоминается в регистре 61, а признак кода через элементы ИЛИ 63-1 поступает на вход триггера 64-2, который перебрасывается. Кроме того, сигнал с выхода элемента 65-1 запрета через элемент ИЛИ 63-3 поступает на вход сброса триггера 64-1 и возвращает его в исходное состояние. Сигнал с выхода триггера 64-2 поступает на инверсные входы элементов 65-1, 65-2 и запрещает их. Поэтому очередной код с входа 16 запоминается в накопителе 58 до снятия сигнала с инверсного входа 69 элемента 65-1 запрета. Кроме того, сигнал с выхода 69 триггера 64-2 поступает в распределитель 66, и при подаче на его вход 28 сигнала готовности принять сообщение на его выходе 67-1 формируется сигнал, поступающий в узел 60 на вход считывания регистра 61-1. При этом n-разрядное сообщение с их выходов через коммутатор 62 поступает на выход 14-1, сигнал с входа 28 снимается и по готовности вновь подается, это обеспечивает продвижение в распределителе 66 сигнала на следующий выход 67 и считывание сообщений из регистров 61-2, 61-3... на выход 14-1. Сигнал с выхода 67-4 считывает код из регистра 61-4, а также через элемент ИЛИ 63-4 переводит триггер 64-2 в исходное состояние, сигнал с его выхода 69 снимается и элемент 65-1 запрета разрешается, поэтому сигнал с выхода триггера 64-1 поступает на выход элемента 65-1 запрета, что обеспечивает передачу кода из накопителя 58 в узел 60 и прием на входе 16 кода следующей группы сообщений. Сигнал окончания передачи поступает на вход 26 элемента 65-2 запрета и ожидает снятие запрещающих сигналов с входов 24 и 69. После передачи всех сообщений эти сигналы снимаются и сигнал с входа 26 поступает на выход 25 элемента 65-2 запрета. В ответ поступает сигнал на вход 27, который подается на входы сброса регистров 61 в накопителе 58 и узле 60, на входы сброса распределителя 66 и триггеров 64 через элементы ИЛИ 63-3, 63-4 в узле 59. После снятия сигнала с входа 18 память возвращается в исходное состояние.

Такое решение не только обеспечивает демпфирование сопрягаемых каналов, но и компенсирует задержки, связанные с формированием групп сообщений во втором блоке преобразования, что ведет к повышению производительности.

Работает устройство следующим образом.

Абоненты, организующие обмен данными, должны знать известный только им код ключа, содержащий сведения о формировании кода программы преобразования, который вводится в навычислительную машину. Машина формирует код программы и часть такого кода (два-три сообщения) передает в блок управления, который из этой части автономно в процессе передачи данных формирует адреса очередных подпрограмм для замены текущих подпрограмм, преобразования во втором блоке преобразования. Другая часть кода программы остается в вычислительной машине, которая в процессе передачи данных по запросам блока управления формирует и передает в блок управления новые уставки и адреса подпрограммы для первого блока преобразования информации.

Абоненты по каналу связи 10 договариваются о работе, затем на вход 9 подается код ключа, который принимается вычислительной системой 7. При этом исходный код для второго блока 3 преобразования с выхода 8 через блок 6 сопряжения подается на вход 11 блока 2 управления, в котором запоминается, и формируется сигнал в цепи выхода 12, поступающий во второй блок 3 преобразования, в котором выбирается соответствующая подпрограмма преобразования. Кроме того, блок 2 управления на выходе 20 формирует сигнал-запрос на ввод уставки и адреса подпрограммы для первого блока 1 преобразования, который через блок 6 сопряжения и интерфейс 8 передается в вычислительную систему 7, которая требуемые данные через блок 6 передает на вход 11 блока 2. Блок 2 управления запоминает их и формирует сигнал в соответствующей цепи выхода 19, поступающий на вход первого блока 1 преобразования, в котором разрешается соответствующая подпрограмма. Кроме того, на выходе 13 блока 2 формируется сигнал готовности, поступающий через блок 6 на вход 8 вычислительной системы 7.

После этого передающий абонент на вход 9 вычислительной системы 7 подает команду на передачу информации. Она принимается вычислительной системой 7, которая формирует сигнал на передачу данных, поступающий через интерфейс 8 на выход 18 блока 6, с которого поступает на вход первого блока 1 преобразования, в котором разрешается вход 11 и запрещается выход 14-2; на вход второго блока 3 преобразования, в котором разрешается вход 15; на вход буферной памяти 4, в которой разрешается выход 14-1. Затем на вход 9 поступает "чистая" информация, подлежащая передаче, которая через вычислительную систему 7, интерфейс 8, блок 6 сопряжения поступает на входы 11 блока 2 управления и первого блока 1 преобразования, в котором "искажается" по закону текущей подпрограммы, и с выхода 15 передается на вход блока 2 и вход второго блока 3 преобразования, в котором объединяется в группы сообщений, которые "искажаются" по закону текущей подпрограммы, и передаются на вход 16 буферной памяти 4. В ней запоминаются при подаче сигнала готовности на вход 28, на выход 14-1 памяти 4 n-разрядные сообщения, поступающие через элементы ИЛИ 5 на вход 14 блока 6, в котором передаются через интерфейс 8 в вычислительную систему 7, которая передает "искаженные" сообщения в канал связи 10. В то же время если вычислительная система 7 не готова принять очередное сообщение, то она снимает сигнал готовности, при этом с входа 28 памяти 4 сигнал снимается и подача n-разрядных сообщений на выход 14-1 останавливается. В случае переполнения буферной памяти 4 на его выходе 24 формируется сигнал, поступающий в блок 3, в котором запрещается подача следующей группы сообщений на выход 16. Если блок 3 не может принять очередное сообщение, то на его выходе 22 формируется сигнал, поступающий через блок 6 на вход 8 вычислительной системы 7, которая останавливает подачу "чистых" сообщений на вход 8 блока 6 сопряжения. В блоке 2 управления сообщения, поступающие на входы 11 и 15, суммируются с исходным кодом и кодом уставки, т.е. подготавливаются условия для замены текущих подпрограмм преобразования в блоках 1 и 3.

Второй блок 3 преобразования после передачи на выход 16 каждой группы сообщений формирует сигнал на выходе 23, поступающий в блок 2 управления, который при этом снимает сигнал в цепи выхода 12 и подает сигнал в другую его цепь, поступающий в блок 3, в котором устанавливается новая, соответствующая сигналу в цепи выхода 12 подпрограмма преобразования. Поэтому следующая группа сообщений "искажается" по другому закону и поступает на вход 16 блока 3.

Блок 2 управления, отсчитав заданное число сообщений, снимает сигналы с выхода 19 и готовности с выхода 13, а также формирует сигнал запроса на выходе 20. Эти данные через блок 6 поступают в вычислительную систему 7, которая останавливает передачу "чистых" сообщений и передает коды новой уставки и адреса подпрограммы, поступающие через блок 6 на вход 11 блока 2 управления, в котором они запоминаются. При этом снимается сигнал с выхода 20, в цепь выхода 19 подается сигнал, соответствующий новому адресу, поступающий в блок 1, который устанавливает соответствующую подпрограмму преобразования, после чего блок 2 на выход 13 подает сигнал готовности, поступающий через блок 6 на вход 8 вычислительной системы 7, которая после этого продолжает подачу на выход 8 "чистых" сообщений. Эти сообщения через блок 6 поступают на входы 11 блока 2, блока 1, в котором "искажаются" по новому закону, и с выхода 15 аналогично описанному поступают в канал связи 10.

Закончив передачу информации вычислительная система 7 формирует сигнал, поступающий через блок 6 на вход 21 блока 2, в котором задерживается, при этом на его выходе 26 формируется сигнал, поступающий на входы блока 3 и память 4. В этом случае блок 3 заканчивает преобразование и передает группу сообщений на вход 16 памяти 4, которая передает все сообщения и формирует сигнал на выходе 25, с которого поступает в блок 2. Блок 2 управления при этом формирует сигнал сброса, который с выхода 27 поступает на входы блока 3, памяти 4 и через блок 6 в вычислительную систему 7. Преобразователь информации возвращается в исходное состояние.

Принимающий абонент после ввода кода ключа на вход 9 подает команду на прием информации, при этом вычислительная система 7 формирует сигнал, поступающий через интерфейс 8 и блок 6 на его выход 18, с которого подается на вход блока 3, в котором разрешается вход 11; на вход блока 1, в котором разрешается вход 17 и запрещается выход 15; на вход памяти 4, в которой разрешается выход 17. Затем вычислительная система 7 формирует сигнал готовности, поступающий через блок 6 на вход 28 памяти 4, после чего принимает "искаженные" сообщения из канала связи 10 и передает их через интерфейс 8, блок 6 сопряжения на вход 11 блока 2 управления и второго блока 3 преобразования. В блоке 3 сообщения объединяются в группы, проходят обратные образования, после чего n-разрядные сообщения с выхода 17 памяти поступают в блок 1, в котором производятся обратные преобразования n-разрядных сообщений, и "чистые" сообщения с его выхода 14-2 поступают на вход блока 2 и через элементы ИЛИ 5 на вход 14 блока 6, с выхода 8 которого через вычислительную систему 7 поступают на выход 9 к потребителю.

Построение блока 6 сопряжения разное для различных вычислительных систем 7. Пример реализации блока 6 для системы ЕС показан на фиг. 6. Он содержит формирователь 70 сигнала выборки, регистры 71, узлы 72 задержки, коммутатор 73, триггеры 74, элементы И 75, ИЛИ 76, запрета 77, счетчик 78, элемент ИНВЕРСНОЕ ИЛИ 79, узел 80 запуска идентификатора, дешифраторы 81.

Линии 8 интерфейса: АДР-К 8-1, вход ВБР-К 8-2, выход ВБР-К 8-3, РАБ-П 8-4, ШИН-К 8-5, АДР-А 8-6, ШИН-А 8-7, УПР-К 8-8, ИНФ-У 8-9, УПР-А 8-10, ИНФ-А 8-11.

В исходном состоянии в формирователе 70 сигнала выборки вход 8-2 соединен с выходом 8-3, входы и выходы коммутатора 73 запрещены, дешифраторы 81, регистры 71, счетчик 78, узел 80 запуска, узлы 72 задержки находятся в нулевом положении и на их выходах сигналов нет.

Канал выдает на ШИН-К 8-5 адрес и сигнал идентификации АДР-К на линию 8-1, которые принимает дешифратор 81-1. Если адрес опознан, то на его выходе 82 формируется сигнал, поступающий в формирователь 70, в котором вход 8-2 переключается на выход 8-4. Затем канал в линию 8-2 подает сигнал ВБР-К, поступающий в формирователь 70, который формирует и удерживает до окончания сеанса связи сигнал РАБ-А, который поступает на выход блока в линию 8-4; на выход дешифратора 81-1, в котором запрещается вход 8-5; на вход элементов И 75-1, 75-2 и разрешает их; на вход коммутатора 73, в котором разрешается вход 8-5. Канал с линии 8-4 принимает сигнал РАБ-П и снимает сигналы с линией 8-5 ШИН-К и 8-1 АДР-К, при этом на выходе 83 дешифратора 81-1 формируется сигнал, поступающий в регистр 71-1, в котором на выход 87 подается собственный адрес, поступающий через группу элементов ИЛИ 76-1 на выход 8-7 в ШИН-А, а также идентификатор АДР-А на выходе 8-6, поступающий на выход блока.

Канал принимает адрес и подает в ШИН-К 8-5 код команды и идентификатор УПР-К в линию 8-8. Сигнал с входа 8-8 через элемент И 75-1 поступает на вход коммутатора 73, в котором разрешается выход 84; на входы элемента И 75-3 и узла 72-1; на вход дешифратора 81-1, с выхода 83 которого сигнал снимается, при этом с выходов 8-7 и 8-6 регистра 71-1 снимаются адрес и его идентификатор, линии 8-7 ШИН-А освобождаются. Команда с входа 8-5 ШИН-К через коммутатор 73 и его выход 84 поступает в дешифратор 81-2. Необходимы следующие команды: выдать байт состояния - сигнал формируется на выходе 85-1; принять и преобразовать данные для передачи абоненту сигналы формируются на выходах 85-1, 85-2; принять данные, поступающие от абонента, и выполнить обратные преобразования - сигналы формируются на выходах 85-1, 85-3. Обе последние команды выполняются одинаково, но в одном случае сигнал поступает на выход 18-1 блока, а в другом - на выход 18-2.

Допустим, что поступает команда на преобразование данных для их передачи абоненту. Тогда дешифратор 81-2 формирует сигналы на выходах 85-1, поступающий в узел 72-1, и 85-2, поступающий на вход триггера 74-1, который перебрасывается, и сигнал с его выхода подается в регистр 71-2 и на вход группы элементов И 75-9. В этом случае канал принимает снятие сигнала АДР-А в линии 8-6, после чего снимает сигнал в линиях 8-5, 8-8, что приводит к снятию сигнала УПР-К с входа узла 72-1, на выходах 90, 91, 8-10 которого с заданными задержками формируются сигналы. При этом сигналы поступают с выхода 90 на вход элемента ИНВЕРСНОЕ ИЛИ 79, запрещая подачу сигнала на его выход, с выхода 91 на вход регистра 71-2, на выходе которого формируется байт состояния, поступающий через элементы ИЛИ 76-1 на выход 8-7 блока в ШИН-А, с выхода 8-10 в линию УПР-А, на выход блока и на вход узла 80, где запоминается.

Канал принимает байт состояния и формирует сигнал ИНФ-К в линии 8-9, который через элемент И 75-2 поступает на вход дешифратора 81-2, сигналы с выходов 85-1, 85-2 которого снимаются на вход коммутатора 73 и разрешает выход 11; на вход узла 80, на выходе которого после снятия сигнала ИНФ-К в линии 8-9 формируется сигнал; на вход узла 72-2 задержки; на вход узла 72-1 задержки, с выхода которого сигналы снимаются, при этом снимаются байт состояния и его идентификатор с выходов ШИН-А 8-7, УПР-А 8-10, а также снимается сигнал с входа элемента ИНВЕРСНОЕ ИЛИ 79, на выход которого поступает сигнал, который подается на входы элементов И 75-6, 75-8 и через элемент 77 запрета на вход элемента И 75-5.

Канал снимает с линии 8-9 ИНФ-К и сигнал с выхода узла 80 разрешает элементы И 75-7, 75-5, при этом сигнал формируется на выходе элемента И 75-5 и поступает на вход элемента И 75-4 и через элемент ИЛИ 76-2 на выход 8-11 ИНФ-А и вход элемента И 75-3.

Канал принимает сигнал ИНФ-А в линии 8-11 и подает байт данных на ШИН-К 8-5, сопровождая его идентификатором ИНФ-К в линии 8-9. Начинается прием информации, при этом вначале передаются сообщения кода ключа, а затем данные. Сигнал с входа 8-9 через элемент И 75-2 поступает на вход коммутатора 73, в котором разрешается выход 11, и байт информации с входа 8-5 передается на выход 11 блока, а также на вход элемента ИЛИ 76-3, на выходе которого формируется признак сообщения; на входы дешифратора 81-2, узла 72-1, узла 80 запуска, но изменений в них не производит; на вход узла 72-2 задержки.

Признак сообщения с выхода элемента ИЛИ 76-3 поступает на второй вход элемента И 74-4, на выходе которого формируется сигнал, поступающий на вход 88 узла 72-2, в котором задерживается на время, необходимое для приема данных на выходе 11, после чего формируется сигнал на выходе 86 узла 72-2, поступающий на вход элемента ИНВЕРСНОЕ ИЛИ 79, сигнал с выхода которого снимается. При этом снимается сигнал ИНФ-А с выхода 8-11, что позволяет каналу снять сигналы с линий 8-5, 8-9, поэтому на выходе элемента ИНВЕРСНОЕ ИЛИ 79 формируется сигнал, который через элементы запрета 77, И 75-5, ИЛИ 76-2 поступает на выход 8-11 ИНФ-А, запрашивая очередной байт данных.

По окончании приема кода ключа и готовности устройства к преобразованию сигнал поступает на вход 13 и подается на вход регистра 71-2 и вход узла 72-1 задержки; на вход группы элементов И 75-9, на выходе 18-1 которой формируется управляющий сигнал, поступающий на выход блока. После этого данные принимаются и передаются на выход 11 аналогично описанному.

В процессе приема данных сигналы периодически подаются на вход 20 регистра 71-2, одновременно снимается сигнал с входа 13, при этом запрещается элемент И 75-9 и сигнал с выхода 18-1 снимается; в узле задержки 72-1 формируются сигналы на выходах 90, 91, 8-10. Сигнал с выхода 90 поступает на вход элемента ИНВЕРСНОЕ ИЛИ 79, запрещая формирование сигнала ИНФ-А в линии 8-11. Сигнал с выхода 91 поступает в регистр 71-2, который формирует байт состояния с идентификатором (сигнал на входе 20) на ввод новой уставки и новой программы преобразования, поступающий в ШИН-А 8-7. Сигнал с выхода 8-10 подается на выход блока в линию УПР-А.

Канал принимает байт состояния и выдает в линию 8-9 сигнал ИНФ-К, поступающий через элемент И 75-2 в узел 80, и так как на его входе 8-10 имеется сигнал, то подача сигнала на его выход запрещается до снятия ИНФ-К в линии 8-9, а также в узел 72-1, в котором с выходов 91, 8-10, 90 сигналы снимаются, что позволяет каналу снять ИНФ-К в линии 8-9. При этом на выход 8-11 поступает сигнал ИНФ-А, запрашивая очередной байт данных, в ответ на который канал в линии ШИН-К 8-5, ИНФ-К 8-9 подает требуемые данные, которые передаются на выход 11 блока. Сигнал с входа 20 снимается и подается на вход 13, при этом на выход 18-1 поступает управляющий сигнал. Прием и преобразование данных продолжаются. Затем сигнал поступает на вход 22, сигнализируя о переполнении буферной памяти устройства. Этот сигнал через элемент ИЛИ 76-6 поступает на входы регистра 71-2 и элемента И 75-10; на вход счетчика 78, в котором устанавливается сумма, соответствующая числу байтов данных в буфере устройства; на вход узла 72-1, на выходах 90, 91, 8-10 которого формируются сигналы, при этом запрещается формирование сигнала на выходе элемента ИНВЕРСНОЕ ИЛИ 79 и на выход ШИН-А 8-7 подается байт состояния, сопровождаемый идентификатором УПР-А в линии 8-10.

Канал принимает сигналы в линиях УПР-А 8-10, ШИН-А 8-7, находит в байте состояния идентификатор (вход 22) и подает в линию ИНФ-К 8-9 сигнал, который поступает на вход элемента И 75-10, на выходе которого формируется сигнал, и на вход узла 72-1. С выходов 90, 91 и 8-10 сигналы снимаются, что приводит к снятию байта состояния с ШИН-А 8-7 и идентификатора УПР-А с линии 8-10. При этом канал снимает сигнал ИНФ-К с линии 8-9. Сигнал с выхода элемента И 75-10 поступает на вход триггера 74-3, который перебрасывается, сигнал с его выхода поступает на входы элементов И 75-8, 75-6 и разрешает их; на вход элемента 77 запрета, который запрещается. В этом случае после снятия сигнала с входа 90 элемента ИНВЕРСНОЕ ИЛИ 79 сигнал с его выхода поступает через элемент И 75-6 на вход элемента И 75-7 и через элемент И 75-8 на выход 28. В ответ на вход 14 подается байт преобразованных данных, который через элемент ИЛИ 76-1 поступает в ШИН-А 8-7, а также на вход элемента ИЛИ 76-4, на выходе которого формируется признак сообщения, поступающий на вход счетчика 78, в котором вычитается из имеющейся суммы; на вход элемента И 75-7, на выходе которого формируется сигнал, поступающий на вход 89 узла 72-2, где задерживается до подачи сигнала ИНФ-К, а также через элемент ИЛИ 76-2 на выход ИНФ-А 8-11.

Канал принимает данные с ШИН-А 8-7, ИНФ-А 8-11 и подает сигнал в линию ИНФ-К 8-9, который поступает на вход узла 72-2, при этом на выходе 86 формируется сигнал, поступающий на вход элемента ИНВЕРСНОЕ ИЛИ 79, с выхода которого сигнал снимается. Это приводит к снятию данных с входа 14 и выхода 8-7 ШИН-А, так как снимается сигнал с выхода 28 элемента И 75-8, а также с выхода 8-11 ИНФ-А, что позволяет каналу снять сигнал ИНФ-К с входа 8-9, при этом снимается сигнал с выхода 86 узла 72-2. Поэтому на выходе элемента ИНВЕРСНОЕ ИЛИ 79 формируется сигнал, поступающий через элемент И 75-8 на выход 28, что приводит к подаче на вход 14 и выход 8-7 ШИН-А следующего байта данных и формированию признака сообщения на выходе элемента ИЛИ 76-4, поступающего на вход элемента И 75-7, который разрешает, и на вход счетчика 78, в котором вычитается; через элементы И 75-6, 75-7 на вход 89 узла 72-2 и через элемент ИЛИ 76-2 на выход ИНФ-А 8-11, что позволяет каналу принять данные.

Так производятся считывание преобразованных данных и контроль в счетчике 78 суммы переданных сообщений, при нулевой сумме на выходе 92 формируется и снимается сигнал, который через элемент ИЛИ 76-5 поступает на вход сброса триггера 74-3, который возвращается в исходное положение, при этом запрещаются элементы И 75-8, 75-6 и разрешается элемент 77 запрета. Сигнал с выхода элемента ИЛИ 76-5 поступает также в узел 72-1, в котором формируются сигналы на выходах 90, 91, 8-10, и на выходы в линии ШИН-А 8-7, 8-10 УПР-А поступают байт состояния и его идентификатор аналогично описанному. Канал определяет отсутствие идентификатора считывания (нет сигнала на входе 22) и готовится к передаче данных, после чего отвечает сигналом ИНФ-К, при этом с выходов 90, 91, 8-10 сигналы снимаются, что обеспечивает продолжение приема и преобразования данных.

По окончании массива данных, подлежащих преобразованию, в ответ на очередной запрос - подачу сигнала ИНФ-А в линию 8-11 канал отвечает сигналом УПР-К в линии 8-8. Эти сигналы подаются на вход элемента И 75-3, который формирует сигнал, поступающий на выход 21-1 блока, на вход регистра 71-2 и на вход элемента ИЛИ 76-6, в котором формируется сигнал, поступающий в регистр 71-2, счетчик 78, узел 72-1 и вход элемента И 75-10. При этом аналогично описанному для случая подачи сигнала на вход 22 на выходы 8-7 ШИН-А и 8-10 УПР-А поступают идентификатор байта и байт состояния с идентификаторами, требующими принять имеющуюся в устройстве преобразованную информацию, на что канал отвечает сигналом ИНФ-К в линии 8-9. После этого данные передаются, и после передачи последнего сообщения на вход 27 поступает сигнал сброса, поступающий на вход узла 72-3, в котором задерживается на время, необходимое для передачи байта состояния, на входы сброса триггеров 74-1, 74-2, узла 80 и возвращает их в исходное состояние. Кроме того, сигнал с входа 27 сбрасывает счетчик 78 и через элемент ИЛИ 76-5 возвращает триггер 74-3 в исходное состояние, а также поступает в узел 72-1, что обеспечивает подачу на выходы 8-6, и 8-10 байта состояния с указателем. Устройство закончило передачу данных и его идентификатор. Канал принимает байт состояния и отвечает сигналом ИНФ-К в линии 8-9, поступающий в узел 72-3, на выход которого поступает сигнал сброса, при этом возвращаются в исходное состояние регистр 71-1 и формирователь 70, с выхода 8-4 которого сигнал РАВ-А снимается. Блок возвращается в исходное состояние, канал снимает сигнал с линии 8-9 и отключается от устройства.

Вычислительная система 7 на базе ЭВМ ЕС приведена на фиг. 7, где показаны первый блок 1 преобразования, блок 2 управления преобразованием, второй блок 3 преобразования, буферная память 4, блок 6 сопряжения, один из каналов системного интерфейса 8, процессор 93, оперативная память 94, канал 95 ввода-вывода, пульт 96 управления, внешние устройства (ВУ) 97, блоки 98 управления ВУ, другие каналы системного интерфейса 99, а также вход 9-1 для ввода управляющей системной информации, вход 9-2 для ввода данных, выход 9-3 для вывода данных и выход 10 для передачи данных удаленному абоненту. Такая вычислительная система включает, например, модем 97-1, печатающее устройство 97-2, устройство 97-3 ввода данных, накопители 97-4 информации на магнитных лентах или дисках и другие ВУ.