устройство для счета целых фазовых циклов

Формула изобретения

УСТРОЙСТВО ДЛЯ СЧЕТА ЦЕЛЫХ ФАЗОВЫХ ЦИКЛОВ, содержащее первый усилитель-ограничитель, вход которого является первым входом устройства, а его выход соединен с первым входом первого фазового детектора и входом блока сдвига фазы на минус / 2 , выходом соединенного с первым входом второго фазового детектора, второй вход которого соединен с вторым входом первого фазового детектора и выходом второго усилителя-ограничителя, вход которого является вторым входом устройства, выход первого фазового детектора соединен с первым входом первого компаратора, выходом соединенного с первым входом элемента 2 ИЛИ - НЕ, второй вход которого соединен с шиной предустановки устройства, входом первого инвертора, выходом соединенного с входом разрешения предустановки реверсивного счетчика, а выходом соединенного с входом сборс блока D-триггеров, первый вход данных которого соединен с входом второго инвертора, выходом соединенного с третьим входом данных блока D-триггеров, второй компаратор, первый вход которого соединен с выходом второго фазового детектора, второй вход соединен с общей шиной и вторым входом первого компаратора, а выход соединен с входом второго инвертора, второй вход данных блока D-триггеров соединен с первым прямым выходом, а его четвертый вход данных - с третьим прямым выходом этого блока, вход записи данных которого соединен с шиной тактовых импульсов, а его первый инверсный и второй прямой выходы соединены с первым и вторым входами первого элемента 2 И - НЕ, выходом соединенного с первым счетным входом реверсивного счетчика, третий инверсный и четвертый прямой выходы блока D-триггеров соединены с первым и вторым входами второго элемента 2 И - НЕ, выходом соединенного с вторым счетным входом реверсивного счетчика, входы данных которого с второго по N-й соединены с общей шиной, а его выходы соединены с соответствующими первыми входами арифметического блока, выходы которых являются выходами устройства, отличающееся тем, что, с целью повышения достоверности измерений в условиях шума в широком диапазоне фазовых флуктуаций, в него введены делитель частоты и блок сравнения кодов, при этом вход делителя частоты соединен с шиной тактовых импульсов, а его инверсный выход соединен с третьими стробирующими входами первого и второго компараторов, первые входы блока сравнения кодов соединены с соответствующими выходами реверсивного счетчика, первый вход данных которого соединен с шиной логической единицы, вторые входы блока сравнения кодов соединены с общей шиной, а его выход "Больше" соединен с первым входом вторых входов арифметического блока, вторые входы с второго по N-й которого соединены с общей шиной.

Описание изобретения к патенту

Изобретение относится к измерительной технике и предназначено для измерения целых фазовых циклов в условиях шума амплитудных и фазовых флуктуаций.

Известно устройство счета фазовых циклов, содержащее два формирующих блока, D-триггер, три формирователя импульсов, два элемента совпадения, ревеpсивный счетчик.

К недостаткам устройства относится низкая достоверность измерений в условиях зашумленности измеряемых сигналов и флуктуации фазы, обусловленная тем, что в устройстве отсутствует блокировка прохождения счетных импульсов на первый счетный вход реверсивного счетчика, когда происходит изменение значения сдвига фаз из второй половины фазового цикла ( < 180^о) в первую половину ( < 180^о) через значение =180^о. При этом формируется положительный фронт опорного сигнала на выходе первого формирующего устройства, т.е. образуется ситуация, аналогичная при прохождении границы фазового цикла в прямом направлении (360_0); отсутствует предустановка реверсивного счетчика, что может приводить к неверным измерениям в начале работы, когда из начального нулевого кода реверсивного счетчика вычитается "1" при переходе границы фазового цикла в обратном направлении (0_360) из-за флуктуаций фазы. В результате на выходе этого счетчика образуется максимальный код, соответствующий максимальному числу целых фазовых циклов, которое можно измерить устройством, что будет являться неверным измерением; возможны ситуации, когда на С-входе D-триггера при переходе границы цикла в прямом направлении сформируется фронт импульса раньше, чем установится логическая "1" на D-входе, в результате чего прохождение границы цикла не будет зафиксировано. Аналогично может быть не зафиксирован переход границы в обратном направлении, когда на D-входе D-триггера "лог.0" сформируется позже, чем фронт на С-входе этого триггера.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому устройству является устройство для счета целых фазовых циклов, состоящее из двух усилителей-ограничителей, двух квадратурных фазовых детекторов, блока сдвига фазы на минус /2, двух компараторов, элемента 2 ИЛИ-НЕ, блока D-триггеров, двух инверторов, двух элементов 2И-НЕ, реверсивного счетчика, блока регистровой памяти, арифметического блока, при этом выход первого услителя-ограничителя, вход которого является первым входом устройства, соединен с первым входом первого фазового детектора и входом блока сдвига фазы на минус /2, выходом соединенного с первым входом второго фазового детектора, второй вход которого соединен с выходом второго усилителя-ограничителя, вход которого является вторым входом устройства, и вторым входом первого фазового детектора, выход которого соединен с первым входом первого компаратора, выход второго фазового детектора соединен с первым входом второго компаратора, вторые входы первого и второго компараторов соединены с общей шиной, выход первого компаратора соединен с первым входом элемента 2 ИЛИ-НЕ, второй вход которого соединен с шиной предустановки устройства, входом первого инвертора, выходом соединенного с входом разрешения предустановки реверсивного счетчика, входом записи данных блока регистровой памяти, а его выход соединен с входом "Сброс" блока D-триггеров, первый вход данных которого соединен с выходом второго компаратора и входом второго инвертора, выход которого соединен с первым входом данных реверсивного счетчика и третьим входом данных блока D-триггеров, второй вход данных которого соединен с первым прямым выходом этого блока, а его четвертый вход данных соединен с третьим прямым выходом этого блока, вход записи данных которого соединен с шиной тактовых импульсов, а его первый инверсный и второй прямой выходы соединены с первым и вторым входами первого элемента 2И-НЕ, выходом соединенного с первым счетным входом реверсивного счетчика, второй счетный вход которого соединен с выходом второго элемента 2И-НЕ, первый и второй входы которого соединены соответственно с третьим инверсным и четвертым прямым выходами блока D-триггеров, входы данных с 2 по N реверсивного счетчика соединены с общей шиной, а его выходы соединены с соответствующими первыми входами данных арифметического блока и соответствующими входами данных блока регистровой памяти, выходы которого соединены с соответствующими вторыми входами арифметического блока, выходы которого являются выходами устройства.

Недостатком данного устройства является невысокая достоверность измерений в условиях шума, накладываемого на измеряемые сигналы, что приводит к многократному переключению компараторов из одного состояния в другое (звон компараторов) при переходе измеряемых сигналов нулевого уровня. Это приводит к формированию нескольких счетных импульсов, поступающих на первый и второй счетные входы реверсивного счетчика, при этом количество импульсов, поступающих на каждый из этих входов, будет иметь случайный характер, что может приводить с большой долей вероятности к неправильному результату измерений целых фазовых циклов.

Другим недостатком устройства являются значительные ограничения допустимых значений флуктуаций фазы в начале измерений, когда при малых значениях сдвига фаз между измеряемыми сигналами даже при небольших флуктуациях фазы может произойти переход границы цикла в обратном направлении 0_360. При этом в арифметическом блоке из нулевого кода, поступающего от реверсивного счетчика, произойдет вычитание 1, поступающего от блока регистровой памяти. В результате на выходе арифметического устройства образуется код, соответствующий максимально возможному количеству целых фазовых циклов, которое можно измерить этим устройством, т.е. образуется ситуация, аналогичная ситуации без использования предустановки реверсивного счетчика.

Цель изобретения - повышение достоверности измерений в условиях шума, амплитудных и фазовых флуктуаций.

Цель достигается тем, что в устройство для счета целых фазовых циклов, содержащее первый усилитель-ограничитель, вход которого является первым входом устройства, а его выход соединен с первым входом первого фазового детектора и входом блока сдвига фазы на минус /2, выходом соединенного с первым входом второго фазового детектора, второй вход которого соединен с вторым входом первого фазового детектора и выходом второго усилителя-ограничителя, вход которого является вторым входом устройства, выход первого фазового детектора соединен с первым входом первого компаратора, выходом соединенного с первым входом элемента 2ИЛИ-НЕ, второй вход которого соединен с шиной предустановки устройства, входом первого инвертора, выходом соединенного с входом разрешения предустановки реверсивного счетчика, а выходом соединенного с входом сброс блока D-триггеров, первый вход данных которого соединен с входом второго инвертора, выходом соединенного с третьим входом данных блока D-триггеров, второй компаратор, первый вход которого соединен с выходом второго фазового детектора, второй вход соединен с общей шиной и вторым входом первого компаратора, а выход - с входом второго инвертора, второй вход данных блока D-триггеров соединен с первым прямым выходом, а его четвертый вход данных - с третьим прямым выходом этого блока, вход записи данных которого соединен с шиной тактовых импульсов, а его первый инверсный и второй прямой выходы соединены с первым и вторым входами первого элемента 2И-НЕ, выходом соединенного с первым счетным входом реверсивного счетчика, третий инверсный и четвертый прямой выходы блока D-триггеров соединены с первым и вторым входами второго элемента 2И-НЕ, выходом соединенного с вторым счетным входом реверсивного счетчика, входы данных которого с 2 по N соединены с общей шиной, а его выходы соединены с соответствующими первыми входами арифметического блока, выходы которого являются выходами устройства, введены делитель частоты и блок сравнения кодов, при этом вход делителя частоты соединен с шиной тактовых импульсов, а его инверсный выход соединен с третьим стробирующими входами первого и второго компараторов, первые входы блока сравнения кодов соединены с соответствующими выходами реверсивного счетчика, первый вход данных которого соединен с шиной лог. "1", вторые входы блока сравнения кодов соединены с общей шиной, а его выход "Больше" соединен с первым входом вторых входов арифметического блока, вторые входы с 2 по N которого соединены с общей шиной.

Соответствие критерию "существенные отличия" подтверждается тем, что в предлагаемом устройстве достигнута более высокая достоверность измерений целых фазовых циклов в условиях зашумленности измеряемых сигналов, а также амплитудных и фазовых флуктуаций за счет введения стробирования компараторов тактовой частотой с периодом, превышающим интервал фазовой характеристики в окрестности нулевого уровня, на котором происходит дребезг компараторов, а также за счет замены блока регистровой памяти блоком сравнения кодов.

На фиг. 1 представлена блок-схема устройства; на фиг.2, 3 - временные диаграммы, поясняющие принцип работы устройства.

Устройство содержит два усилителя-ограничителя 1, 2, два фазовых детектора 3, 6, делитель 4 частоты, блок 5 сдвига фазы на минус /2, два компаратора 7,8, элемент 2ИЛИ-НЕ 9, два инвертора 10, 14, блок D-триггеров 11, два элемента 2И-НЕ 12-13, реверсивный счетчик 15, арифметический блок 16, блок 17 сравнения кодов, при этом выход усилителя-ограничителя 1, вход которого является первым входом устройства, соединен с первым входом первого фазового детектора 3, входом блока 5 сдвига фазы на минус /2, выходом соединенного с первым входом второго фазового детектора 6, второй вход которого соединен с вторым входом первого фазового детектора 3, выходом второго усилителя-ограничителя 2, вход которого является вторым входом устройства, вход делителя 4 частоты соединен с шиной тактовых импульсов, входом записи данных блока 11 D-триггеров, а его выход соединен с первыми стробирующими входами первого 7 и второго 8 компараторов, вторые входы которых соединены с общей шиной, а их третьи входы соединены соответственно с первым 3 и вторым 6 фазовыми детекторами, выход первого компаратора 7 соединен с первым входом элемента 2ИЛИ-НЕ 9, выходом соединенного с входом сброс блока 11 D-триггеров, а его второй вход соединен с шиной предустановки устройства, входом первого инвертора 14, выходом соединенного с входом разрешения предустановки реверсивного счетчика 15, первый и второй счетные входы которого соединены соответственно с первым 12 и вторым 13 элементами 2И-НЕ, выход второго компаратора 8 соединен с входом второго инвертора 10, выходом соединенного с третьим входом данных блока 11 D-триггеров, первым входом данных блока 11 D-триггеров, второй вход данных которого соединен с его первым прямым выходом, а его четвертый вход данных - с третьим прямым выходом этого блока, первый инверсный и второй прямой выходы которого соединены с первым и вторым входами элемента 2 И-НЕ 12, а его третий инверсный и четвертый прямой соединены с первым и вторым входами второго элемента 2И-НЕ 13, первый вход данных реверсивного счетчика 15, выходами соединенного с соответствующими первыми входами арифметического блока 16 и блока 17 сравнения кодов, соединен с шиной "лог. 1", а его входы данных с 2 по N соединены с общей шиной, которая соединена с вторыми входами блока 17 сравнения кодов. Выход "Больше" которого соединен с первым входом вторых входов арифметического блока 16, вторые входы с 2 по N которого соединены с общей шиной, а его выходы являются выходами устройства.

Усилители-ограничители 1, 2, фазовые детекторы 3, 6, блок 5 сдвига фазы на минус /2 могут быть выполнены по известным схемам.

Устройство работает следующим образом. Входные сигналы, между которыми измеряется сдвиг фаз в единицах целых фазовых циклов, усиливаются усилителями-ограничителями 1, 2. На выходе фазовых детекторов (ФД) 3, 6 образуются соответственно напряжения U_ФД1, U_ФД2, которые при равенстве входных напряжений ФД U₁=U₂=U (что не является обязательным условием) определяются выражениями

U= K_дU( - )

U= K_дU( - ) Компараторы 7,8 сравнивают U_ФД1,2 с нулевым уровнем, на их выходе формируются сигналы (фиг.2,3д,е) синхронизированные с выходными импульсами f_Д делителя 4 частоты (фиг.2,3г). Период частоты f_Д должен быть не меньше временных интервалов фазовой характеристики (t) (фиг. 2,3а, б) на границах перехода U_ФД1,2 нулевого уровня, на которых возникает дребезг (звон) компараторов 7, 8. Уменьшить зону дребезга можно методом введения положительной обратной связи в компараторы 7, 8. Стробирование компараторов позволяет устранить сбои при счете целых фазовых циклов, обусловленные звоном компараторов. С помощью блока 11, элементов 10, 12, 13 осуществляется формирование импульсов счета целых фазовых циклов синхронно импульсам частоты f (фиг.2в). Если переход границы фазового цикла происходит в прямом направлении (360__0), импульс счета формируется только на выходе элемента 12 в соответствии с фиг.2, при этом к содержимому счетчика 15 прибавляется 1. Информационным сигналом фиксации перехода при прямом переходе границы цикла является сигнал с выхода компаратора 8, а формирование импульса счета осуществляется с помощью первого и второго D-триггера блока 11, элемента 12, (см. фиг.2,3,к,л,м). Когда переход границы цикла происходит в обратном направлении, импульс счета формируется только на выходе элемента 13 в соответствии с фиг.3, при этом из содержимого счетчика вычитается 1. Информационным сигналом фиксации перехода при обратном переходе границы цикла является инвертированный элементом 10 сигнал с выхода компаратора 8, а формирование импульса счета осуществляется с помощью третьего и четвертого D-триггеров блока 11, элемента 13 (см. фиг.3,н,п,о,р). Для фиксации перехода границы цикла, как видно из фиг.1-3, всегда требуется два импульса (два периода) тактовой частоты f, поэтому должно соблюдаться условие f_Д/f 2. С целью устранения неоднозначности, обусловленной задержкой распространения сигнала через компараторы 7, 8, элементы 9, 10, стробирование компараторов производится перепадом напряжения импульсов частоты f_Д, противоположного перепаду напряжения импульсов тактирующей частоты f. Увеличение лишь частоты f без применения стробирования компараторов не дает ощутимого повышения достоверности измерений в условиях шума из-за звона компараторов, приводящего к сбойным ситуациям.

Начало измерений определяется моментом установки на шине предустановки устройства (ПУ) нулевого уровня (фиг.1-3С), при этом блоку 11 по входу R дается разрешение на формирование счетных импульсов на интервале 360^оn 90^о (n=0,1,2...) фазовой характеристики, на других участках которой сигналом с выхода компаратора 7 производится блокировка формирования счетных импульсов блоком 11, для исключения формирования ложных счетных импульсов на границе 180^оn фазовой характеристики (t) (фиг.2,3д,ж). Для формирования блокировочного импульса компаратором 7 используется выходное напряжение U_ФД1 косинусного ФД3. До начала измерений, когда на шине ПУ установлена "лог.1", счетчик 15 находится в режиме предустановки, при этом в него записывается 1, код которой установлен на входах данных предустановки этого счетчика. Инициируется запись 1 в счетчик 15 "лог.1", поступающей по шине ПУ через инвертор 14 на вход разрешения предустановки счетчика.

Блоки 16, 17 предназначены для компенсации предустановки счетчика 15 методом вычитания кода, образуемого на вторых входах (В) арифметического блока 16, из текущих значений результатов измерений, формирующихся на выходе счетчика 15. Блоком 17 сравнения кодов подается "лог.1" на младший вход вторых входов арифметического блока 16, когда на выходе счетчика 15 код больше или равен 1, при этом арифметическим блоком 16, включенным в режим вычитания, будет производиться вычитание "1" из текущих значений результата измерений. Если в начале измерений из-за флуктуаций фазы происходит переход границы цикла в обратном направлении, на счетный вход С2 счетчика 15 поступает импульс, инициирующий вычитание 1 из содержимого этого счетчика, на его выходе образуется нулевой код. С этого момента компенсация предустановки счетчика 15 должна быть отключена, что осуществляется методом подачи блоком 17, в этом случае на блок 16 "лог.0". Предложенная в устройстве предустановка счетчика 15 и компенсация кода предустановки в результатах измерений позволяют производить измерения целых фазовых циклов в условиях флуктуаций фазы, достигающих 360^о в начале измерений, при этом величина допустимых флуктуаций не зависит от начального сдвига фаз как в устройстве, принятом за прототип. Это позволяет повысить достоверность измерений предлагаемого устройства относительно прототипа в условиях флуктуации фазы.

Использование предлагаемого устройства по сравнению с прототипом позволяет повысить достоверность результатов измерений в условиях шума, фазовых флуктуаций за счет введения в устройство делителя частоты, стробирующих входов компараторов, стробирование которых осуществляется перепадом напряжения выходных импульсов делителя частоты, противоположного перепаду напряжения импульсов тактирующей частоты, используемой для формирования счетных импульсов целых фазовых циклов, а также за счет введения в устройство блока сравнения кодов чисел, который позволяет расширить допустимые значения флуктуации фазы.