устройство для сложения трех чисел по модулю 2n+1
| Классы МПК: | G06F7/49 для вычислений, выполняемых над числами с основанием, отличным от 2, 8, 16 или 10, например с троичным отрицательным или мнимым основаниями, комплексными основаниями |
| Автор(ы): | Курносенко С.В., Авгуль Л.Б. |
| Патентообладатель(и): | Авгуль Леонид Болеславович |
| Приоритеты: |
подача заявки:
1992-06-17 публикация патента:
30.08.1994 |
Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано для построения средств аппаратурного контроля и цифровых устройств, работающих в системе остаточных классов. Устройство содержит сумматор по модулю 2n+1 (n=2,3,...), n+1 одноразрядных двоичных сумматоров и n-1 элементов ИЛИ. На входы устройства подаются (n+1)-разрядные приведенные операнды X, Y и Z, значения которых меньше значения модуля. На выходах формируется (n+1)-разрядный двоичный код результата R = (X+Y+Z) mod (2n+1). . Достоинством устройства являются широкие функциональные возможности, простая конструкция и высокое быстродействие. 1 табл., 1 ил.
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4
Формула изобретения
УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ ТРЕХ ЧИСЕЛ ПО МОДУЛЮ 2n+1(n = 2, 3, ...), содержащее сумматор по модулю 2n + 1, i-й (i=
) выход которого соединен с i-м выходом устройства, отличающееся тем, что содержит n - 1 элемент ИЛИ и n + 1 одноразрядный двоичный сумматор, j-й (j=
) вход i-го из которых соединен с входом i-го разряда j-го операнда, выход суммы k-го ( k=
) одноразрядного двоичного сумматора соединен с вторым входом (k - 1)-го элемента ИЛИ, первый вход которого соединен с выходом переноса первого одноразрядного двоичного сумматора, выход (k - 1)-го элемента ИЛИ соединен с входом k-го разряда первого операнда сумматора по модулю 2n + 1, вход k-го разряда второго операнда которого соединен с выходом переноса (k + 1)-го одноразрядного двоичного сумматора, выход суммы первого одноразрядного двоичного сумматора соединен с входом первого разряда первого операнда сумматора по модулю 2n + 1, первый вход второго операнда которого соединен с выходом переноса второго одноразрядного двоичного сумматора, выход суммы (n + 1)-го одноразрядного двоичного сумматора соединен с входом (n + 1)-го разряда первого операнда сумматора по модулю 2n + 1, (n + 1)-й разряд второго операнда которого соединен с выходом переноса первого одноразрядного двоичного сумматора.
Описание изобретения к патенту
Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано при построении устройств, работающих в системе остаточных классов. Известен сумматор по модулю 2n-1, который содержит в каждом разряде элементы И, ИЛИ, ИЛИ-НЕ, РАВНОЗНАЧНОСТЬ и НЕРАВНОЗНАЧНОСТЬ [1]. Недостатком сумматора является невозможность выполнения сложения по модулю 2n+1. Наиболее близким техническим решением к предлагаемому является сумматор по модулю 2n+1 при n = 2 (сумматор по модулю пять), содержащий пятнадцать элементов И, восемь элементов ИЛИ, три элемента ИЛИ-НЕ, элемент И-НЕ и элемент ЗАПРЕТ [2]. Недостатком сумматора являются низкие функциональные возможности, так как они выполняет сложение только двух чисел и только по фиксированному модулю, равному пяти. На чертеже представлена схема устройства для сложения трех чисел по модулю 2n+1 при n = 4. При n = 4 устройство содержит сумматор 3 по модулю 24 + 1 = 17, n + 1 = 5 одноразрядных двоичных сумматоров 11...15, n - 1 = 3 элементов ИЛИ 21... 25, n + 1 = =5 входов 41...45, n + 1 = 5 первого операнда входов 51...55, n + 1 = 5 второго операнда входов 61...65 третьего операнда n + 1 = 5 входов 71...75 четвертого операнда, причем входы 41, 51, 61, 71 - входы старших, а входы 45, 55, 65, 75 - входы младших разрядов операндов, и n + 1 = 5 выходов 91...95 результата, причем выход 91 - выход старшего, а выход 95 - выход младшего разряда результата. В общем случае устройство для сложения трех чисел по модулю 2n+1 содержит сумматор по модулю 2n+1, i-й (i=
) выход которого соединен с i-м выходом устройства. В i-м одноразрядном двоичном сумматоре j-й (j=
) вход соединен с входом i-го разряда j-го операнда. Выход суммы k-го (k=
) одноразрядного двоичного сумматора соединен с первым входом (k-1)-го элемента ИЛИ, второй вход которого соединен с выходом переноса первого одноразрядного двоичного сумматора. Выход (k-1)-го элемента ИЛИ соединен с входом k-го разряда первого операнда сумматора по модулю 2n+1, вход k-го разряда второго операнда которого соединен с выходом переноса (k+1)-го одноразрядного двоичного сумматора. Выход суммы первого одноразрядного двоичного сумматора соединен с входом первого разряда первого операнда сумматора по модулю 2n+1, вход первого разряда второго операнда которого соединен с выходом переноса второго одноразрядного двоичного сумматора. Выход суммы (n+1)-го одноразрядного двоичного сумматора соединен с входом (n+1)-го разряда первого операнда сумматора по модулю 2n+1, вход (n+1)-го разряда второго операнда которого соединен с выходом переноса первого одноразрядного двоичного сумматора. При n = 4 входы первого одноразрядного двоичного сумматора 11соединены соответственно с входами 41, 51, 61 устройства, входы второго одноразрядного двоичного сумматора 12 - соответственно с входами 42, 52, 62 устройства, входы третьего одноразрядного двоичного сумматора 13 - соответственно с ходами 43, 53, 63 устройства, входы четвертого одноразрядного двоичного сумматора 14 - соответственно с входами 44, 54, 64 устройства, входы пятого одноразрядного двоичного сумматора 15 - соответственно с входами 45, 55, 65 устройства. Выход суммы второго одноразрядного двоичного сумматора 12 соединен с первым входом первого элемента ИЛИ 21, второй вход которого соединен с выходом переноса первого одноразрядного двоичного сумматора 11, а выход - с входом 72второго разряда первого операнда сумматора 3 по модулю семнадцать. Вход 82 второго разряда второго операнда последнего соединен с выходом переноса третьего одноразрядного двоичного сумматора 13, выход суммы которого соединен с первым входом второго элемента ИЛИ 22. Второй вход элемента ИЛИ 22 соединен с выходом переноса первого одноразрядного двоичного сумматора 11, а выход - с входом 73 третьего разряда первого операнда сумматора 3 по модулю семнадцать, вход 83 третьего разряда второго операнда которого соединен с выходом переноса четвертого одноразрядного двоичного сумматора 14. Выход суммы сумматора 14соединен с первым входом третьего элемента ИЛИ 23, второй вход которого соединен с выходом переноса первого одноразрядного двоичного сумматора 11, а выход - с входом 74 четвертого разряда первого операнда сумматора 3 по модулю семнадцать. Вход 84 четвертого разряда второго операнда сумматора 3 соединен с выходом переноса пятого одноразрядного двоичного сумматора 15, выход суммы которого соединен с входом 75 пятого разряда первого операнда сумматора 3 по модулю семнадцать. Вход 85 пятого разряда второго операнда сумматора 3 соединен с выходом переноса первого одноразрядного двоичного сумматора 11, выход суммы которого соединен с входом 71 первого разряда первого операнда сумматора 3 по модулю семнадцать. Вход первого 81 разряда второго операнда сумматора 3 соединен с выходом переноса второго одноразрядного двоичного сумматора 22. Выходы первого, второго, третьего, четвертого и пятого разрядов сумматора 3 по модулю семнадцать соединены соответственно с выходами 91, 92, 93, 94 и 95 устройства. Устройство для сложения трех чисел по модулю 2n+1 при n = 4 работает следующим образом. На входы 41...45, 51...55 и 61...65 устройства подаются соответственно четырехразрядные операнды X= 24x1+23x2+ +22x3+2x4+ x5, Y = 24y1+23y2+ 22y3+2y4+ y5 и Z = 24z1+23z2+22z3+2z4+z 5, где xi 
{0, 1}, yi { 0, 1} , zi {0, 1},i=
, X=
, Y=
и z=
. При этом н входы 41, 51, 61 подаются соответственно старшие x1, y1, z1, а на входы 45, 55, 65 - соответственно младшие x5, y5, z5 разряды операндов X, Y и Z. На выходах 91...95 формиpуется четырехразрядный двоичный код результата R= 24r1+23r2+22r3+2r4+r5 операции сложения трех чисел X, Y и Z по модулю семнадцать ri {0,1},i=
и R=
, причем на выходе 91 реализуется старший разряд r1, а на выходе 95 - младший разряд r5 результата R. В качестве сумматора по модулю 2n+1, входящего в состав заявляемого устройства, может быть использован сумматор, выполняющий сложение двух полных операндов по модулю 2n+1. Работа такого сумматора при n = 4 описывается таблицей. Достоинством заявляемого устройства является высокое быстродействие и простая конструкция.
Класс G06F7/49 для вычислений, выполняемых над числами с основанием, отличным от 2, 8, 16 или 10, например с троичным отрицательным или мнимым основаниями, комплексными основаниями
+1) "дополнительный код" с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты русской логики) - патент 2429523