запоминающее устройство

Формула изобретения

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содеpжащее pегистp адpеса и N полупpоводниковых накопителей, соединенных с соответствующими дешифpатоpами, отличающееся тем, что, пpямые выходы pегистpа адpеса соединены с соответствующими входами M дешифpатоpов, а инвеpсные выходы pегистpа адpеса - с N - M входами дешифpатоpов.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может использоваться при построении блоков памяти.

Известны запоминающие устройства (ЗУ) на сердечниках, состоящий из регистра адреса, дешифраторов адреса, устройств выборки, накопителя и разрядной части, причем выходы регистра адреса соединены с входами дешифраторов адреса [1]

Недостатками таких ЗУ являются низкое быстродействие, большая стоимость и большие габариты.

Наиболее близким по технической сущности к предлагаемому является ЗУ на полупроводниковых микросхемах памяти. Такое ЗУ состоит из регистра адреса, выходы которого соединены с входами микросхем памяти накопителя [2] .

Недостатком такого ЗУ является снижение быстродействия и надежности из-за увеличения количества микросхем (нагрузки) памяти, подключаемых к выходам регистра адреса.

Целью изобретения является повышение быстродействия и надежности полупроводниковых ЗУ.

Цель достигается тем, что в ЗУ, состоящем из n микросхем памяти и регистра адреса, выходы которого подключены к m из n микросхем памяти, регистр адреса выполнен на элементах, имеющих инверсные выходы, к которым подключены остальные n-m микросхемы памяти. При этом происходит разделение нагрузки на выходы регистра адреса, что позволяет улучшить фронты кодов адреса. Указанное новое свойство обеспечивает увеличение быстродействия и надежности, т. е. новый положительный эффект. В результате предложенное техническое решение соответствует критерию "существенные отличия".

Заявляемое ЗУ отличается от прототипа тем, что его регистр адреса выполнен на элементах, имеющих инверсные выходы, соединенные с частью микросхем памяти накопителя.

На чертеже приведена схема предлагаемого ЗУ.

ЗУ содержит регистр 1 адреса, имеющий прямые 2 и инверсные 3 выходы, соединенные соответственно с m и n-m (n и m - целые числа, причем n больше m) микросхемами 4, 5 памяти накопителя 6.

ЗУ работает следующим образом.

В соответствии с кодом адреса, поступающим на регистр 1, происходит возбуждение ячеек памяти m микросхем, соединенных с прямыми выходами 2, и n-m микросхем, соединенных с инверсными 3 выходами регистра 1, соответственно по прямым и инверсным адресам.

Использование предлагаемого устройства позволяет уменьшить нагрузку на выход регистра адреса в два раза, что увеличивает быстродействие и надежность ЗУ.

(56) 1. Крайзмер Л. П. Быстродействующие ферромагнитные ЗУ. М. : Энергия, 1964.

2. Огнев И. В. , Шамаев Ю. М. Проектирование ЗУ. М. : Высшая школа, 1979, с. 45.