способ изготовления интегральных схем

Формула изобретения

СПОСОБ ИЗГОТОВЛЕНИЯ ИНТЕГРАЛЬНЫХ СХЕМ, включающий изготовление активных элементов, подачу на элементы управляющих сигналов, определение исправных элементов и создание межсоединений между ними, отличающийся тем, что, с целью повышения выхода годных, перед определением исправности элементов формируют на интегральной схеме контрольную металлизацию, по которой проводят определение исправности элементов методом потенциального контраста при сканировании электронным зондом, фиксируют координаты дефектных элементов, а межсоединения создают методом бесшаблонной литографии.

Описание изобретения к патенту

Изобретение относится к технологии изготовления интегральных схем, преимущественно на основе базового матричного кристалла (БМК).

Известен способ изготовления ИС, по которому на стадии металлизации полупроводниковой пластины проверяют целостность металлизации путем сканирования электронным лучом и затем испытывают работоспособность транзистора тем же сканирующим лучом, и по изменению электрического тока луча судят об электрической целостности и наличии физических дефектов в транзисторе [1] .

По известному способу упомянутые испытания проводят уже на готовых пластинах (на стадии нанесения межсоединений), т. е. осуществляется простая диагностика пластин, их структур. Кроме того, невозможно использовать результаты испытаний для исправления состояния пластин, а можно лишь констатировать, исправлен или дефектен тот или иной активный элемент (транзистор).

Наиболее близким к изобретению является способ изготовления ИС, по которому на матрицу схем, содержащую избыточное количество активных элементов, наносят межсоединения по заранее разработанной топологии, затем контролируют каждую отдельную изолированную схему и, поскольку имеется доступ к каждой ячейке матрицы схем (схемы подключены к общей шине), изолируют непригодные к работе схемы и соединяют исправные схемы [2] .

Этот способ связан с большими затратами времени на тестирование схем. Применение способа возможно при резервировании достаточно крупных блоков схем, что связано с увеличением неиспользуемой площади матрицы, что, в свою очередь, приводит к увеличению материальных затрат на изготовление схем.

Целью изобретения является повышение выхода годных ИС.

Для достижения цели предлагается способ изготовления ИС, преимущественно на основе БМК, содержащих избыточное количество активных элементов (транзисторов), включающий контроль исправности отдельных элементов путем подачи управляющих сигналов и использование только исправных элементов. Сначала на ранней стадии изготовления ИС до изготовления межсоединений формируют контрольную металлизацию и одновременно с подачей необходимого напряжения питания и управляющих сигналов определяют состояние элементов, например, методом наведенного тока или потенциального контраста при сканировании БМК оптическим или электронным зондом. При этом фиксируют координаты неисправных элементов. Затем удаляют контрольную металлизацию и изготавливают межсоединения только исправных элементов, обычно методом бесшаблонной литографии.

На фиг. 1 - ИС, например, базовый матричный кристалл (БМК) со случайно распределенными исправными и дефектными элементами; на фиг. 2 - фрагмент ИС с нанесенной контрольной металлизацией для поэлементного тестирования; на фиг. 3 - фрагмент ИС с нанесенными межсоединениями.

В соответствии с предложением авторов изготовление ИС, преимущественно на основе БМК, осуществляется с помощью следующих приемов и средств и в такой последовательности.

На ИС 1 (фиг. 1) со случайно распределенными исправными 2 и дефектными 3 активными элементами на ранней стадии изготовления наносится контрольная металлизация 4 (фиг. 2) для подачи напряжения питания и управляющих сигналов. Проводят тестирование ИС сканирующим электронным или оптическим лучом методом наведенного тока или потенциального контраста. В процессе контроля (тестирования) определяются и фиксируются координаты дефектных элементов 3. Удаляют контрольную металлизацию 4 и создают межсоединения 5 исправных элементов 2 методом бесшаблонной литографии.

Для осуществления способа в одном из конкретных примеров на ИС 1 со случайно распределенными и избыточными активными элементами на ранней стадии изготовления наносится контрольная металлизация из напыленного алюминия толщиной 0,5-0,6 мкм. Подается напряжение питания, соответствующее определенному типу ИС (5-24 В), и управляющие сигналы (например, для ТТЛ низкого уровня V_i - 0,4 В, высокого уровня V_н 2,4 В). Проводят тестирование сканирующим лучом (ток электронного луча 10 мА, ускоряющее напряжение 15 кВ). Измеряют и анализируют наведенный ток в каждом активном элементе 2,3. Устанавливают дефектные элементы 3, фиксируют их координаты путем определения положения луча при прохождении им дефектного элемента. Удаляют контрольную металлизацию методом травления. Создают межсоединения, например, из напыленного алюминия толщиной 1-1,5 мкм методом бесшаблонной литографии, используя информацию о координатах дефектных элементов. (56) 1. Патент Великобритании N 2185327, кл. Н 01 L 21/66, 1987.

2. Патент ФРГ N 3503433, кл. Н 01 L 21/88, 1985.