реляторный модуль

Формула изобретения

Реляторный модуль, предназначенный для воспроизведения бесповторных функций бесконечнозначной логики, содержащий три релятора, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом размыкающего и замыкающего ключей, входы которых являются соответственно первым и вторым переключательными входами релятора, первый, второй компараторные входы и выход которого образованы соответственно неинвертирующим, инвертирующим входами компаратора и объединенными выходами размыкающего, замыкающего ключей, отличающийся тем, что в него дополнительно введены семь аналогичных упомянутым реляторов, объединенные первые компараторные, первые переключательные входы первого-четвертого реляторов, объединенные вторые компараторный, переключательный входы четвертого, первые компараторные входы пятого, седьмого, второй компараторный вход шестого реляторов и объединенные вторые компараторный, переключательный входы второго, вторые компараторные входы седьмого, девятого, первый компараторный вход восьмого реляторов соединены соответственно с первым, вторым и третьим информационными входами реляторного модуля, объединенные вторые компараторный, переключательный входы третьего, первые компараторные входы шестого, девятого, десятого реляторов и объединенные вторые компараторный, переключательный входы первого, вторые компараторные входы пятого, восьмого, десятого реляторов образуют соответственно четвертый и пятый информационные входы реляторного модуля, выходы первого, второго, третьего и четвертого реляторов, подключенных входами управления к первому настроечному входу реляторного модуля, соединены соответственно с вторыми переключательными входами пятого, седьмого, первым переключательным входом шестого реляторов и объединенными первыми переключательными входами пятого, седьмого, вторым переключательным входом шестого реляторов, выходы пятого, шестого и седьмого реляторов, подключенных входами управления к второму настроечному входу реляторного модуля, соединены соответственно с вторым переключательным входом восьмого, первым переключательным входом девятого реляторов и объединенными первым переключательным входом восьмого, вторым переключательным входом девятого реляторов, а выходы восьмого и девятого реляторов, подключенных входами управления к третьему настроечному входу реляторного модуля, соединены соответственно с вторым и первым переключательными входами десятого релятора, вход управления и выход которого образуют соответственно четвертый настроечный вход и выход реляторного модуля.

Описание изобретения к патенту

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.

Известны реляторные модули (см., например, патент РФ 2188453, кл. G06G 7/25, 2002 г.), которые содержат реляторы и могут реализовать любую из функций вида ext₁(x₁, ext ₂(x₂, x₃)), где х₁, х ₂, х₃ - входные аналоговые сигналы; ext _m=max либо ext_m=min .

К причине, препятствующей достижению указанного ниже технического результата при использовании известных реляторных модулей, относятся ограниченные функциональные возможности и низкое быстродействие, обусловленные соответственно тем, что не выполняется реализация любой из функций вида ext₁ (x₁, ext₂(x₂, ext₃ (ext₄(x₄, x₅)))) и максимальное время задержки распространения сигнала равно 2 _p, где _p есть время задержки релятора.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип реляторный модуль (фиг.1 в описании изобретения к патенту РФ 2445697, кл. G06G 7/25, 2012 г.), который содержит три релятора и может реализовать любую из функций вида ext₁(x ₁, ext₂(x₂, x₃)), где х₁, х₂, x₃ - входные аналоговые сигналы; ext_m=max либо ext_m=min , и в котором максимальное время задержки распространения сигнала равно _p, где _p есть время задержки релятора.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций вида ext₁(x₁ , ext₂(x2, ext₃(x₃, ext ₄(x₄, x₅)))).

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из функций вида ext ₁(x₁, ext₂(x₂, ext ₃(x₃, ext₄(x₄, x₅ )))), где x₁, , х₅ - входные аналоговые сигналы; ext_m =max либо ext_m=min , при сохранении быстродействия прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в реляторном модуле, содержащем три релятора, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом размыкающего и замыкающего ключей, входы которых являются соответственно первым и вторым переключательными входами релятора, первый, второй компараторные входы и выход которого образованы соответственно неинвертирующим, инвертирующим входами компаратора и объединенными выходами размыкающего, замыкающего ключей, особенность заключается в том, что в него дополнительно введены семь аналогичных упомянутым реляторов, объединенные первые компараторные, первые переключательные входы первого-четвертого реляторов, объединенные вторые компараторный, переключательный входы четвертого, первые компараторные входы пятого, седьмого, второй компараторный вход шестого реляторов и объединенные вторые компараторный, переключательный входы второго, вторые компараторные входы седьмого, девятого, первый компараторный вход восьмого реляторов соединены соответственно с первым, вторым и третьим информационными входами реляторного модуля, объединенные вторые компараторный, переключательный входы третьего, первые компараторные входы шестого, девятого, десятого реляторов и объединенные вторые компараторный, переключательный входы первого, вторые компараторные входы пятого, восьмого, десятого реляторов образуют соответственно четвертый и пятый информационные входы реляторного модуля, выходы первого, второго, третьего и четвертого реляторов, подключенных входами управления к первому настроечному входу реляторного модуля, соединены соответственно с вторыми переключательными входами пятого, седьмого, первым переключательным входом шестого реляторов и объединенными первыми переключательными входами пятого, седьмого, вторым переключательным входом шестого реляторов, выходы пятого, шестого и седьмого реляторов, подключенных входами управления к второму настроечному входу реляторного модуля, соединены соответственно с вторым переключательным входом восьмого, первым переключательным входом девятого реляторов и объединенными первым переключательным входом восьмого, вторым переключательным входом девятого реляторов, а выходы восьмого и девятого реляторов, подключенных входами управления к третьему настроечному входу реляторного модуля, соединены соответственно с вторым и первым переключательными входами десятого релятора, вход управления и выход которого образуют соответственно четвертый настроечный вход и выход реляторного модуля.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого реляторного модуля и схема релятора, использованного при построении указанного модуля.

Реляторный модуль содержит реляторы 1₁, , 1₁₀. Каждый релятор содержит компаратор 2, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, второй вход которого является входом управления релятора, а выход соединен с управляющим входом размыкающего и замыкающего ключей 4₁ и 4₂, входы которых являются соответственно первым и вторым переключательными входами релятора, первый, второй компараторные входы и выход которого образованы соответственно неинвертирующим, инвертирующим входами компаратора 2 и объединенными выходами ключей 4₁, 4₂ . Объединенные первые компараторные, первые переключательные входы реляторов 1₁, 1₂, 1₃, 1₄, объединенные вторые компараторный, переключательный входы релятора 1₄, первые компараторные входы реляторов 1₅, 1₇, второй компараторный вход релятора 1₆ и объединенные вторые компараторный, переключательный входы релятора 1₂, вторые компараторные входы реляторов 1₇, 1₉, первый компараторный вход релятора 1₈ соединены соответственно с первым, вторым и третьим информационными входами реляторного модуля, объединенные вторые компараторный, переключательный входы релятора 1₃, первые компараторные входы реляторов 1₆, 1₉ , 1₁₀ и объединенные вторые компараторный, переключательный входы релятора 1₁, вторые компараторные входы реляторов 1₅, 1₈, 1₁₀ образуют соответственно четвертый и пятый информационные входы реляторного модуля, выходы реляторов 1₁, 1₂, 1₃ и 1 ₄, подключенных входами управления к первому настроечному входу реляторного модуля, соединены соответственно с вторыми переключательными входами реляторов 1₅, 1₇ , первым переключательным входом релятора 1₆ и объединенными первыми переключательными входами реляторов 1₅, 1 ₇, вторым переключательным входом релятора 1₆ , выходы реляторов 1₅, 1₆ и 1₇ , подключенных входами управления к второму настроечному входу реляторного модуля, соединены соответственно с вторым переключательным входом релятора 1₈, первым переключательным входом релятора 1₉ и объединенными первым переключательным входом релятора 1₈, вторым переключательным входом релятора 1₉, а выходы реляторов 1₈ и 1 ₉, подключенных входами управления к третьему настроечному входу реляторного модуля, соединены соответственно с вторым и первым переключательными входами релятора 1₁₀, вход управления и выход которого образуют соответственно четвертый настроечный вход и выход реляторного модуля.

Работа предлагаемого реляторного модуля осуществляется следующим образом. На его первый, , пятый информационные входы подаются соответственно аналоговые сигналы (напряжения) х₁, , х₅; на его первом, , четвертом настроечных входах фиксируются соответственно необходимые управляющие сигналы f₁, , f₄ {0,1}. Если на входе управления релятора присутствует логический «0» (логическая «1») и сигнал на его первом компараторном входе больше либо меньше сигнала на его втором компараторном входе, то ключ 4₁ соответственно разомкнут (замкнут) либо замкнут (разомкнут), а ключ 4₂ соответственно замкнут (разомкнут) либо разомкнут (замкнут). Таким образом, сигнал Z на выходе предлагаемого реляторного модуля при всех возможных вариантах упорядочения сигналов х₂, х ₃, х₄, х₅ и всех возможных комбинациях значений сигналов f₂, будет принимать значения, указанные в представленной ниже таблице, в которой .

Варианты упорядочения	Z
	f2=0	f2=1	f2=0	f2=1	f2=0	f2=1	f2=0	f2=1
	f3=0	f3=0	f3=1	f3=1	f3=0	f3=0	f3=1	f3=1
	f4 =0	f4=0	f4=0	f4=0	f4=1	f4=1	f4=1	f4=1
x2<x3<x 4<x5	y2	y3	y2	y4	y2	y3	y2	y5
x2<x3<x5 <x4	y2	y3	y2	y5	y2	y3	y2	y4
x2<x 4<x3<x5	y2	y4	y2	y3	y2	y3	y2	y5
x2<x5<x3 <x4	y2	y5	y2	y3	y2	y3	y2	y4
x2<x 4<x5<x3	y2	y4	y2	y3	y2	y5	y2	y3
x2<x5<x4 <x3	y2	y5	y2	y3	y2	y4	y2	y3
x4<x 2<x3<x5	y4	y2	y2	y3	y2	y3	y2	y5
x5<x2<x3 <x3	y5	y2	y2	y3	y2	y3	y2	y4
x4<x 2<x5<x3	y4	y2	y2	y3	y2	y5	y2	y3
x5<x2<x4 <x3	y5	y2	y2	y3	y2	y4	y2	y3
x3<x 2<x4<x5	y3	y2	y2	y4	y3	y2	y2	y5
x3<x2<x5 <x4	y3	y2	y2	y5	y3	y2	y2	y4
x3<x 4<x2<x5	y3	y2	y4	y2	y3	y2	y2	y5
x3<x5<x2 <x4	y3	y2	y5	y2	y3	y2	y2	y4
x4<x 3<x2<x5	y4	y2	y3	y2	y3	y2	y2	y5
x5<x3<x2 <x4	y5	y2	y3	y2	y3	y2	y2	y4
x4<x 5<x2<x3	y4	y2	y2	y3	y5	y2	y2	y3
x5<x4<x2 <x3	y5	y2	y2	y3	y4	y2	y2	y3
x3<x 4<x5<x2	y3	y2	y4	y2	y3	y2	y5	y2
x3<x5<x4 <x2	y3	y2	y5	y2	y3	y2	y4	y2
x4<x 3<x5<x2	y4	y2	y3	y2	y3	y2	y5	y2
x5<x3<x4 <x2	y5	y2	y3	y2	y3	y2	y4	y2
x4<x 5<x3<x2	y4	y2	y3	y2	y5	y2	y3	y2
x5<x4<x3 <x2	y5	y2	y3	y2	y4	y2	y3	y2

С учетом данных, приведенных в таблице, имеем

Z=ext₁ (x₁, ext₂(x₂, ext₃ (x₃, ext₄(x₄, x₅)))),

где

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый реляторный модуль обладает более широкими по сравнению с прототипом функциональными возможностями, поскольку обеспечивает реализацию любой из функций вида ext₁ (x₁, ext₂(x₂, ext₃ (x₃, ext₄(x₄, x₅)))), где х₁, , х₅ - входные аналоговые сигналы; ext_m =max либо ext_m=min . При этом максимальное время задержки распространения сигнала в предлагаемом реляторном модуле равно _p, где _p есть время задержки релятора.