способ формирования регулярных последовательностей с элементами, составленными из двоичных сигналов

Формула изобретения

1. Способ формирования регулярных последовательностей с элементами, составленными из двоичных сигналов, включающий в себя

- итерационный процесс осуществления действий в дискретном времени , начиная с некоторого начального момента времени t ₀, над двоичными, идентифицируемыми как 0 или 1, сигналами материальной природы, входящими в состав функционально связанных между собой двоичных блоков, которые формируют из двоичных разрядов, нумеруемых согласно принятым правилам по степени 2^j-1 , а сами разряды в упомянутых блоках размещают в порядке, предписываемом техническим результатом; а

- упомянутые действия задают на множестве действий, с подмножеством действий, представляемых нелинейными двоичными операциями и над сигналами, осуществляемых посредством соответствующих им логических элементов {NAND, AND} и {NOR, OR}, из множества логических элементов {NAND, AND, NOR, OR} и подмножеством действий, представляемых цифровыми устройствами - нелинейными управляемыми логическими элементами / {NAND/NOR, AND/OR} и / {NOR/ NAND, OR/AND}, из множества управляемых логических элементов {NAND/NOR, AND/OR, NOR/NAND, OR/AND};

- а каждому очередному n_p-разрядному элементу p_i P , представляемой способом, не менее чем одной, двоичной последовательности P , ставят в соответствие сигналы поступающие с разрядов j (n+ )-разрядного двоичного образующего блока Z, а указанное приращение разрядности блока задают равным 0 или 1;

- и при этом состояние образующего блока Z изменяют согласно с упомянутым временем t_i хода итерационного процесса в зависимости от его предшествующих состояний, исходя из предписываемой техническим результатом зависимости очередных элементов p_i P последовательности P , от изменений ее предшествующих элементов;

- при этом по ходу упомянутого процесса состояние двоичных разрядов образующего блока Z изменяют исходя из формальных условий, что при замене константой или изоляции внешних по отношению к упомянутому процессу переменных сигналов изменения сигналов z _k в каждом из младших разрядов блока Z не зависят от изменений сигналов z_l в каждом из его старших разрядов что фактически означает отсутствие обратных связей между составляющими блок Z разрядами j; при этом

- упомянутый итерационный процесс включает в себя n-разрядные двоичные блоки:

- базовый блок G сигналов g_j G и нелинейный блок Q сигналов которые формируют в зависимости от предшествующих состояний блока Z;

- управляющий блок C сигналов которые задают в зависимости или независимо от предшествующих состояний блока Z, при этом блок C, у которого все поступающие из разрядов сигналы неидентифицируемы, считают пустым;

- а сигналы образующего блока Z формируют прямо, без смещения ( =0) или со смещением =1 на один разряд, в зависимости от состояния c_j разряда j управляющего блока C и двоичных сигналов { z_j, z_j};

- при идентифицируемом сигнале c_j сигнал z_j+ формируют в соответствии с логическим выражением путем выбора одного из двух двоичных сигналов { z_j, z_j}, формируемых исходя из индексируемых { _j, _j} по номеру разряда j блока C упомянутых операций и , осуществляемых посредством соответствующего нелинейного управляемого логического элемента / или / с перестраиваемой конфигурацией по сигналу c_j ; так, что

- при сигнале c_j, идентифицируемом как 0, сигнал z_j+ отождествляют z_j+ = z_j с сигналом z_j; а

- при сигнале c_j, идентифицируемом как 1, сигнал z_j+ отождествляют z_j+ = z_j с сигналом z_j;

- а в случае, когда упомянутый сигнал c_j не идентифицируется, как предписывают изначально, сигнал z_j+ отождествляют с сигналом z_j или с сигналом z_j, или задают постоянным или исходя из сторонних одноразрядных сигналов ;

- при этом упомянутые сигналы { z_j, z_j} формируют { z_j=g_{j j}q_j, z_j=g_{j j}q_j} исходя из поставленных в соответствие указанному разряду j упомянутых операций { _j, _j} и сигналов g_j и q_j базового G и нелинейного блока Q;

- при этом сигнал z ₁ в первом разряде образующего блока Z, который формируют с упомянутым смещением =1 на единицу, задают постоянным или исходя из z₁ =z^о стороннего постоянного или переменного одноразрядного сигнала z^о.

2. Способ по п.1, характеризующийся тем, что в составе разрядов образующего блока Z используют одинаковые упомянутые нелинейные управляемые логические элементы / или / и одинаковые нелинейные логические элементы или .

3. Способ по п.1, характеризующийся тем, что упомянутый сигнал z₁ в первом разряде образующего блока Z задают постоянным, и при этом поставленная в соответствие упомянутому процессу последовательность D={d_i}, состоящая из (n+ )-разрядных элементов d_i образуемых d_i =d_i-1 p_i, при сигнале z₁, идентифицируемом как 1, посредством поразрядной операции сложения по модулю 2, представляемой логическими элементами XOR, или при сигнале z₁, идентифицируемом как 0, инверсных по отношению к ним элементов посредством поразрядной операции , представляемой логическими элементами XNOR, соответственно, значения предшествующего элемента d_i-1 D последовательности D, со значением, следующим из очередного (n+ )-разрядного элемента p_i P упомянутой последовательности P , имеет максимальный период повторения T_max =2ⁿ⁺ и в пределах периода не имеет одинаковых элементов.

Описание изобретения к патенту

Текст описания приведен в факсимильном виде.