логический процессор

Формула изобретения

Логический процессор, предназначенный для параллельной реализации n простых симметричных булевых функций, зависящих от n (n2) аргументов - входных двоичных сигналов, содержащий два замыкающих и два размыкающих ключа, отличающийся тем, что в него введены n-2 замыкающих и n-2 размыкающих ключей, регистр и вычислительные ячейки, каждая из которых содержит элемент ИЛИ, подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент И, подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу, выход и вход i-го размыкающего ключа соединены соответственно с выходом i-го замыкающего ключа и объединенными i-м выходом регистра, i-м выходом логического процессора, подсоединенного первым, вторым настроечными и i-м информационным входами соответственно к управляющему входу всех ключей, входу записи регистра и входу i-го замыкающего ключа, все вычислительные ячейки сгруппированы в две группы так, что первая и вторая группы содержат соответственно g и k вычислительных ячеек, первый и второй входы r-й вычислительной ячейки первой группы соединены соответственно с выходами (2r-1)-го и (2r)-го замыкающих ключей, первый и второй выходы m-й вычислительной ячейки второй группы подключены соответственно к (2m)-му и (2m+1)-му входам регистра, второй выход r-й предыдущей и первый выход (r+1)-й вычислительных ячеек первой группы соединены соответственно с первым и вторым входами r-й вычислительной ячейки второй группы, а первый выход первой вычислительной ячейки первой группы подключен к первому входу регистра, кроме того, при четном n k=0,5n-1 и второй выход g-й (g=0,5n) вычислительной ячейки первой группы соединен с n-м входом регистра, а при нечетном n первый и второй входы k-й (k=0,5(n-1)) вычислительной ячейки второй группы соединены соответственно с вторым выходом g-й (g=0,5(n-1)) вычислительной ячейки первой группы и выходом n-го замыкающего ключа.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические процессоры (см., например, фиг.1 в описании изобретения к патенту РФ 2124754, кл. G 06 G 7/52, 1999 г.), которые могут быть использованы для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов x ₁, х₂, x₃{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических процессоров, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется параллельная реализация n простых симметричных булевых функций, зависящих от n {n2) аргументов - входных двоичных сигналов x₁,..., x _n{0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический процессор (фиг.1 в описании изобретения к патенту РФ 2171496, кл. G 06 G 7/52, 2001 г.), который содержит два замыкающих и два размыкающих ключа и может быть использован для реализации любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов х₁ , х₂, х₃, x₄{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется параллельная реализация n простых симметричных булевых функций, зависящих от n (n2) аргументов - входных двоичных сигналов х₁,..., х _n{0,1}.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения параллельной реализации n простых симметричных булевых функций, зависящих от n (n2) аргументов - входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом процессоре, содержащем два замыкающих и два размыкающих ключа, особенность заключается в том, что в него введены n-2 замыкающих и n-2 размыкающих ключей, регистр и вычислительные ячейки, каждая из которых содержит элемент «ИЛИ», подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент «И», подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу, выход и вход i-го размыкающего ключа соединены соответственно с выходом i-го замыкающего ключа и объединенными i-м выходом регистра, i-м выходом логического процессора, подсоединенного первым, вторым настроечными и i-м информационным входами соответственно к управляющему входу всех ключей, входу записи регистра и входу i-го замыкающего ключа, все вычислительные ячейки сгруппированы в две группы так, что первая и вторая группы содержат соответственно g и k вычислительных ячеек, первый и второй входы r-ой вычислительной ячейки первой группы соединены соответственно с выходами (2r-1)-го и (2r)-го замыкающих ключей, первый и второй выходы m-ой вычислительной ячейки второй группы подключены соответственно к (2m)-му и {2m+1)-му входам регистра, второй выход r-ой предыдущей и первый выход (r+1)-ой вычислительных ячеек первой группы соединены соответственно с первым и вторым входами r-ой вычислительной ячейки второй группы, а первый выход первой вычислительной ячейки первой группы подключен к первому входу регистра, кроме того, при четном n k=0,5n-1 и второй выход g-ой (g=0,5n) вычислительной ячейки первой группы соединен с n-м входом регистра, а при нечетном n первый и второй входы k-ой (k=0,5(n-1)) вычислительной ячейки второй группы соединены соответственно с вторым выходом g-ой (g=0,5n-1)) вычислительной ячейки первой группы и выходом n-го замыкающего ключа.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического процессора (например, при n=5) и временные диаграммы сигналов настройки.

Логический процессор содержит замыкающие и размыкающие ключи 1₁,..., 1 _n и 2₁,..., 2_n; вычислительные ячейки 3₁₁,..., 3_g1, 3₁₂,..., 3 _k2, где g=k=0,5(n-1) либо g=0,5n, k=0,5n-1 при нечетном либо четном n соответственно (n2); регистр 4. Каждая вычислительная ячейка содержит элемент «ИЛИ» 5, подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент «И» 6, подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу. Выход и вход ключа 2_i соединены соответственно с выходом ключа 1_i и объединенными i-м выходом регистра 4, i-м выходом логического процессора, подсоединенного первым, вторым настроечными и i-м информационным входами соответственно к управляющему входу всех ключей, входу записи регистра 4 и входу ключа 1_i, первый и второй входы ячейки соединены соответственно с выходами ключей 1_2r-1 и 1_2r, первый и второй выходы ячейки подключены соответственно к (2m)-му и (2m+1)-му входам регистра 4, второй выход r-ой предыдущей ячейки первой группы и первый выход ячейки 3 _(r+1)1 соединены соответственно с первым и вторым входами ячейки 3_r2, а первый выход ячейки 3₁₁ подключен к первому входу регистра 4, кроме того, при четном n второй выход ячейки 3_g1 соединен с n-м входом регистра 4, а при нечетном n первый и второй входы ячейки 3_k2 соединены соответственно с вторым выходом ячейки 3_g1 и выходом ключа 1_n.

Работа предлагаемого логического процессора осуществляется следующим образом. На его первый,..., n-й (n2) информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы x₁,..., x_n{0,1} и y₁, y₂{0,1} (фиг.2). Загрузка данных в регистр 4 происходит по положительному перепаду (из «0» в «1») сигнала на входе записи, поэтому указанный регистр может быть аппаратно реализован с помощью, например, микросхемы К 531ИР18. Если на управляющем входе ключей 1 _i, 2_i присутствует логическая «1» либо логический «0», то ключ 1 _i соответственно замкнут либо разомкнут, а ключ 2_i соответственно разомкнут либо замкнут. Тогда сигналы на первом, произвольном четном и произвольном нечетном (кроме первого) выходах предлагаемого процессора будут определяться соответственно рекуррентными выражениями Z_1j=Z_1(j-1)Z _2(j-1), Z_pj=Z_(p-1)(j-1)Z _p(j-1)Z _(p+1)(j-1)Z _(p+2)(j-1) и Z_qj=Z_(q-2)(j-1) Z_(q-1)(j-1)(Z_q(j-1)Z _(q+1)(j-1)), где символами и · обозначены операции «ИЛИ» и «И»; есть номер момента времени t_j (фиг.2), здесь =0,5n (=0,5(n+1)) при четном (нечетном) n; Z_i0=x_i. Длительность t высокого уровня сигнала у₁ и период Т сигнала у ₂ должны удовлетворять условиям t2t _Я и Тt _P+2t _Я, где t _P и t _Я есть длительности задержек, вносимых соответственно регистром и вычислительной ячейкой. В представленной ниже таблице приведены полученные согласно указанных рекуррентных выражений соотношения, определяющие сигналы на первом,..., n-ом выходах предлагаемого процессора при n=5.

Таким образом, на выходах предлагаемого процессора при j= имеем

Z₁ = ₁=x₁x ₂...x _n;

Z₂ = ₂=x₁x₂x ₁x₃...x _n-1x_n;

................

Z _n = _n=x₁x₂...x_n,

где ₁,..., _n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический процессор обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает параллельную реализацию n простых симметричных булевых функций, зависящих от n (n2) аргументов - входных двоичных сигналов.