способ отбраковочных испытаний подложки из диэлектрика или полупроводника с топологией, изделий электронной техники на стойкость к внешним воздействующим факторам

Классы МПК:G01R31/28 испытание электронных схем, например с помощью прибора для каскадной проверки прохождения сигнала
H01L21/66 испытания или измерения в процессе изготовления или обработки
H05K1/00 Печатные схемы
Автор(ы):, , ,
Патентообладатель(и):Закрытое акционерное общество Научно-технический центр "Модуль"
Приоритеты:
подача заявки:
1998-10-09
публикация патента:

Изобретение относится к способам электрического контроля и испытаний на постоянном и переменном токе с последующей отбраковкой подложек из диэлектрика или полупроводника, содержащих изделия электронной техники и электротехники (электрорадиоизделия), содержащих плоские и объемные проводящие области, содержащих активные и пассивные функциональные элементы в виде полупроводниковых приборов, многослойных трехмерных структур, пленок с различным типом электрической проводимости, жидкокристаллических панелей и др. Способ отбраковочных испытаний подложки из диэлектрика или полупроводника с топологией, изделий электронной техники на стойкость к внешним воздействующим факторам основан на измерении значений электрофизических параметров испытуемых подложек в режиме по крайней мере одного двухполюсника при и/или после воздействия внешних воздействующих факторов и последующего сранения полученных значений параметров с аналогичными параметрами контрольного образца и отбраковки не соответствующих нормам испытаний подложек, при этом двухполюсник формируют выделением на подложке двух изолированных шин питания а и b гальванического объединения оставшихся электрических цепей в (n-2)-шин и гальванического соединения получившихся конгломератов электрических шин а,b,.. .(n-2) друг с другом. Способ обеспечивает низкую трудоемкость, высокую эффективность, функциональность, надежность, возможность оперативной оценки конструкторско-технологических запасов образцов. 12 з.п.ф-лы, 3 ил.
Рисунок 1, Рисунок 2, Рисунок 3

Формула изобретения

1. Способ отбраковочных испытаний подложек из диэлектрика или полупроводника с топологией изделий электронной техники на стойкость к внешним воздействующим факторам, основанный на измерении значений электрофизических параметров испытуемых подложек в режиме по крайней мере одного двухполюсника при и/или после воздействия внешних воздействующих факторов и последующего сравнения полученных значений электрофизических параметров с аналогичными параметрами контрольного образца или нормами и отбраковки не соответствующих требованиям испытаний подложек, отличающийся тем, что двухполюсник формируют путем выделения на подложке двух электрически изолированных шин питания a и b, гальванического объединения по крайней мере части оставшихся электрических цепей в (n - 2) шин и гальванического соединения получившихся шин a, b, . . . (n - 2) друг с другом при условии, что 5 Ом способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 R способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 108 Ом, где R - значение активного сопротивления полученного двухполюсника, Ом; n - общее количество выделенных шин.

2. Способ по п.1, отличающийся тем, что выделяют дополнительно изолированную от других цепей среднюю сигнальную или потенциальную шину "0", которую также гальванически соединяют с получившимися шинами.

3. Способ по п.1 или 2, отличающийся тем, что гальваническое последовательное соединение получившихся шин a, b, "0", ... (n - 3) осуществляют при условии:

R = Ra + Rb + R0 + ... + R(n-3),

XC = XC(a) + XC(b) + XC(o) + ... + XC(n-3),

Cобщ = min {Ci, i = 1 oC n},

где Ra - значение сопротивления шины a;

Rb - значение сопротивления шины b;

R0 - значение сопротивления шины "0";

R(n-3) - значение сопротивления шины (n - 3);

XC - значение емкостного сопротивления полученного двухполюсника, Ом;

XC(a) - значение емкостного сопротивления шины a;

XC(b) - значение емкостного сопротивления шины b;

XC(o) - значение емкостного сопротивления шины "0";

XC(n-3) - значение емкостного сопротивления шины n - 3;

Cобщ - электрическая емкость проводников подложки.

4. Способ по п. 1 или 2, отличающийся тем, что гальваническое параллельное соединение получившихся шин a, b, "0", ... (n - 3) осуществляют при условии

1/R = 1/Ra + 1/Rb + 1/R0 + ... + 1/R(n-3);

1/Xc = 1/XC(a) + 1/XC(b) + 1/XC(o) + ... + 1/XC(n-3),

способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830

i = 1 oC n,

где Ra - значение сопротивления шины a;

Rb - значение сопротивления шины b;

R0 - значение сопротивления шины "0";

R(n-3) - значение сопротивления шины (n - 3);

XC(a) - значение емкостного сопротивления шины a;

XC(b) - значение емкостного сопротивления шины b;

XC(o) - значение емкостного сопротивления шины "0";

XC(n-3) - значение емкостного сопротивления шины n - 3;

Cобщ - электрическая емкость проводников подложки;

i - текущий номер выделенной шины.

5. Способ по п.1 или 2, отличающийся тем, что объединение цепей в шины осуществляют путем их замыкания контактным устройством, состоящим из плоской струбцины и замыкателей, электрически соединяющих все требуемые контакты подложки, кроме относящихся к выделенным цепям и электрически изолированных от них, замыкатели выполнены из пластинчатой проводящей пленки, фольги, ворсистой прокладки, сетки с возможностью формования на контактном рельефе подложки при приложении давления через слой поролона, осуществляемого плоской струбциной.

6. Способ по п.5, отличающийся тем, что замыкатель, объединяющий необходимые цепи, выполняют в виде маски, пленки, подложки, платы из диэлектрика с проводящим рисунком и полем контактов, зеркально совмещаемым с контактным полем испытуемой подложки или платы.

7. Способ по п.1 или 2, отличающийся тем, что при измерениях на постоянном токе в режиме измерения сопротивления к двухполюсникам подключают источник постоянного смещения напряжения не более 200 В.

8. Способ по п. 1 или 2, отличающийся тем, что подложки испытывают на воздействие пробивного напряжения путем приложения к созданному двухполюснику контрольного напряжения: либо монотонно возрастающего постоянного напряжения, либо переменного, либо импульсного напряжения - в области заданных значений пробивного напряжения изолирующего слоя.

9. Способ по п.1 или 2, отличающийся тем, что при измерениях на постоянном токе двухполюсники соединяют параллельно.

10. Способ по п.1 или 2, отличающийся тем, что варьируют порядок и полярность последовательного соединения шин a, b, "0", ... (n-3).

11. Способ по п.1 или 2, отличающийся тем, что при испытаниях подложек на постоянном и переменном токе производится параллельно-последовательное соединение двухполюсников и электрическое соединение по крайней мере двух подложек при их испытаниях.

12. Способ по п.1 или 2, отличающийся тем, что при отбраковочных испытаниях подложек с полосковой линией соединения между подложками осуществляются согласованной полосковой линией на общем для подложек диэлектрическом основании.

13. Способ по п.12, отличающийся тем, что после проведения отбраковочных испытаний подложек с полосковой линией осуществляется разрезание общего для подложек диэлектрического основания.

Описание изобретения к патенту

Изобретение относится к способам электрического контроля и испытаний на посеянном и переменном токе с последующей отбраковкой подложек из диэлектрика или полупроводника, содержащих изделия электронной техники и электротехники (электрорадиоизделия); содержащих плоские и объемные проводящие области; содержащих активные и пассивные функциональные элементы в виде полупроводниковых приборов, многослойных трехмерных структур, пленок с различным типом электрической проводимости, жидкокристаллических панелей и др.

Способ распространяется на подложки (основания), платы соединительные, платы рельефные, платы печатные, платы микросборок, платы полосковые, полосковые линии, полупроводниковые пластины, кристаллы, имеющие проводящий топологический рельеф (рисунок), доступный для контактирования; полупроводниковые детекторы с топологическим проводящим рельефом, профилометры и детекторы заряда элементарных частиц и ионов, например, стрип-детекторы и др., причем контактный проводящий рельеф может быть на любой, по крайней мере одной грани (плоскости, области) подложки (основания).

Способ распространяется на подложки (основания) из диэлектрика, полупроводника, кристалла, в том числе на многослойные платы с любым количеством внутренних сигнальных и технологических слоев из проводника.

Способ распространяется на соединительные, рельефные и печатные платы, предназначенные для установки на них электрорадиоэлементов в сквозные отверстия, выполненные в плате, а также для одностороннего или двухстороннего расположения электрорадиоэлементов методом поверхностного монтажа не в сквозные отверстия.

Способ применим для тестирования и испытаний всех типов корпусов интегральных микросхем, корпусов гибридных микросхем, микросборок и других корпусов, имеющих проводящие выводы любой формы, доступные для электрического контактирования.

Способ распространяется на подложки, платы и корпуса, изготовленные из диэлектрика любого вида (пластмасса, стекло, керамика, композитные материалы и пр.) с любым типом и материалом проводника и/или полупроводника.

Способ применим для подложек с проводящим рисунком любой сложности и технологии, содержащих не менее двух электрически необъединенных цепей.

Способ применим для контроля и отбраковки испытуемых образцов при воздействии и после воздействия на образцы внешних воздействующих факторов (ВВФ): механических, климатических, специальных (электромагнитное, лазерное, электронное, протонное, нейтронное, ионное излучения), соляного тумана, химически агрессивных газов и пр..

Известны электрофизические методы отбраковочных испытаний, основанные на регистрации изменений электрофизических характеристик и параметров объектов испытаний, в частности, для подложек с интегральными микросхемами (например, отдельных параметров и/или вольт-амперных характеристик, их характерных участков, определяющих надежностные характеристики объектов в целом). В частности, контрольно-выборочные (называемые также контрольно-отбраковочными) испытания проводятся с целью определения соответствия изделий полному объему требований, установленных в нормативно-технической документации. Испытания проводятся по специальной программе, предусматривающей выполнение условий контроля, а также, как правило, внесение необходимых изменений в технологический процесс в случае обнаружения системных отклонений от нормативно-технической документации. (Чернышев А.А. Основы надежности полупроводниковых приборов и интегральных схем, "Радио и связь", М., 1988, с. 19-45, 168-232).

Известен способ отбраковочных испытаний подложки из диэлектрика или полупроводника с топологией, по крайней мере, некоторых изделий электронной техники на стойкость к внешним воздействующим факторам путем измерения значений электрофизических параметров испытуемых подложек в режиме, по крайней мере, одного двухполюсника при и/или после воздействия внешних воздействующих факторов с последующим осуществлением сравнения полученных значений электрофизических параметров с аналогичными параметрами контрольного образца и отбраковки не соответствующих требованиям испытаний подложек (SU, N 871104, 07.10.81. G 01 R 31/28)

Недостатками известного способа являются высокая трудоемкость, низкие эффективность, функциональность и, как следствие, недостаточная гарантия надежности, невозможность оперативной оценки конструкторско-технологических запасов образцов.

Достигаемым в предложенном изобретении техническим результатом является устранение этих недостатков, а также:

возможность проведения ускоренных испытаний,

возможность более полного сбора данных о предельно-допустимых электрофизических характеристиках, возможность анализа отказов объектов испытаний на всех этапах их жизненного цикла,

возможность использования способа для совершенствования технологии разработки и производства печатных плат, корпусов интегральных микросхем и пр.,

пригодность способа для распространения на операции контроля и испытаний жидкокристаллических индикаторов матричного типа, по крайней мере, моноцветных,

возможность использования способа для зачетных испытаний изделий с требованиями максимально высокой надежности, например, для военной и космической техники,

возможность применения способа при испытаниях образцов на установках, моделирующих воздействия ионизирующих излучений (элементарные частицы, ионные и фотонные пучки), существенно сокращая время испытаний и их стоимость.

Сущность изобретения заключается в следующем:

Способ отбраковочных испытаний подложек из диэлектрика или полупроводника с топологией изделий электронной техники на стойкость к внешним воздействующим факторам, основанный на измерении значений электрофизических параметров испытуемых подложек в режиме, по крайней мере, одного двухполюсника, при и/или после воздействия внешних воздействующих факторов и последующего сравнения полученных значений электрофизических параметров с аналогичными параметрами контрольного образца или нормами, и отбраковки не соответствующих требованиям испытаний подложек. При этом двухполюсник формируют путем выделения на подложке двух электрически изолированных шин питания а и b, гальванического объединения, по крайней мере, части оставшихся электрических цепей в (n-2)-шин и гальванического соединения получившихся шин a, b,.. .(n-2) друг с другом (последовательно, параллельно, комбинированным способом) при условии, что

5 Омспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830Rспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830108 Ом,

где: R - значение активного сопротивления полученного двухполюсника, Ом,

n - общее количество выделенных шин.

При данной совокупности признаков реализуется назначение изобретения и достигаются вышеуказанные технические результаты.

Оптимизация этих результатов, а также дополнительные технические результаты, подробно описанные далее в описании, достигаются в следующих частных решениях.

Дополнительно выделяют изолированную от других цепей среднюю сигнальную или потенциальную шину "О", которую также гальванически соединяют с получившимися шинами.

Гальваническое последовательное соединение получившихся электрических шин a, b, "О",... (n-З) осуществляют при условии:

R=Ra+Rb+Ro+...+Rn-3),

XC=XC(a)+XC(b)+XC(o)+XC(n-3),

Cобщ=min{Ci,i,=l-n},

где Ra - значение сопротивления шины a,

Rb - значение шины b,

Ro - значение шины "О",

R(n-3) - значение сопротивление шины n-3,

Xc - значение емкостного сопротивления полученного двухполюсника, Ом,

XC(a) - значение емкостного сопротивления шины а,

XC(b) - значение емкостного сопротивления шины b,

XC(O) - значение емкостного сопротивления шины "О",

XC(n-3) - значение емкостного сопротивления шины n-3,

Cобщ - электрическая емкость проводников подложки,

i - текущий номер выделенной шины,

n - общее значение выделенных шин.

Гальваническое параллельное соединение получившихся электрических шин а, b, "О",....(n-3) осуществляют при условии:

1/R=1/Ra+1/Rb+1/Ro+...+1/R(n-3),

1/XC=1/XC(a)+1/XC(b) +1/XC(o)+...+1/XC(n-3),

способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 i = 1-n,

где Ra - значение сопротивления шины a,

Rb - значение сопротивления шины b;

Ro - значение сопротивления шины "О";

R(n-3) - значение сопротивления шины (n-3);

XC(a) - значение емкостного сопротивления шины а;

XC(b) - значение емкостного сопротивления шины b;

XC(o) - значение емкостного сопротивления шины "О";

XC(n-3) - значение емкостного сопротивления шины n-3;

Cобщ - электрическая емкость проводников подложки;

i - текущий номер выделенной шины;

n - общее значение выделенных шин.

Объединение цепей в шины осуществляют путем их замыкания контактным устройством, состоящим из плоской струбцины и замыкателей, электрически соединяющих все требуемые контакты подложки, кроме относящихся к выделенным цепям, электрически изолированных от них, замыкатели выполнены из пластичной проводящей пленки, фольги, ворсистой прокладки, сетки, с возможностью формирования на контактном рельефе подложки при приложении давления через контактный слой поролона, осуществляемого плоской струбциной.

Замыкатель, объединяющий необходимые цепи, выполняют в виде маски, пленки, подложки, платы из диэлектрика с проводящим рисунком и полем контактов, зеркально совмещенным с контактным полем испытуемой подложки или платы.

При измерениях на постоянном токе в режиме измерения сопротивления к двухполюсникам подключают источник постоянного смещения напряжением не более 200 В.

Подложки испытывают на воздействие пробивного напряжения путем приложения к созданному двухполюснику контрольного напряжения: либо монотонно возрастающего постоянного напряжения, либо переменного, либо импульсного напряжения - в области заданных значений пробивного напряжения изолирующего слоя.

При измерении на постоянном токе двухполюсники соединяют параллельно.

Варьируют порядок и полярность последовательного соединения шин a, b, "О",....(n-3).

При испытаниях подложек на постоянном и переменном токе производится параллельно-последовательное соединение двухполюсников и электрическое соединение, по крайней мере, двух подложек при их испытаниях.

При отбраковочных испытаниях подложек с полосковой линией соединение между подложками осуществляется согласованной полосковой линией на общем для подложек диэлектрическом основании.

После проведения отбраковочных испытаний подложек с полосковой линией осуществляется разрезание общего для подложек диэлектрического основания.

Изобретение поясняется фиг. 1, 2, 3 чертежей, где на фиг. 1 показаны примеры осуществления способа, а на фиг 2, 3 - виды подложек.

На постоянном либо меняющемся по величине токе проводятся измерения сопротивления изоляции R (проводимости G) образцов и испытания на электрическую прочность изоляции. Измеряется величина и исследуется поведение заряда, накапливаемого в подложке (плате).

При параллельном соединении шин, которые являются двухполюсниками, составленными из электрических цепей подложки, осуществляется самошунтирование двухполюсников, позволяющее оперативно выявить и локализовать область максимальной проводимости (фиг. 1 - в). На множестве G1, G2,...Gi,...Gn всегда найдется такая проводимость Gk, которая будет наибольшей из всех в параллельной цепи.

Если эффект выявления Gk не достигается при нормальных климатических условиях, образцы подвергаются испытаниям при воздействии внешних воздействующих факторов, в том числе специальных, активирующих деградационные процессы в дефектных областях образцов. Уровни ВВФ задаются в ТЗ на изделия, но при испытаниях могут быть превышены для определения конструктивно-технологических запасов образцов.

Гальваническое параллельное соединение двухполюсников, образованных после формирования шин a, b, "O",...(n-3), осуществляют при условии;

1/R=1/Ra+1/Rb+1/Ro+...+1/Rn-3,

где R - общее активное сопротивление испытуемой цепи, Ом: G=1/R,

G - проводимость цепи, См,

Ra - значение сопротивления шины а,

Rb - то же для шины b и т.д.

Дополнительные преимущества параллельного способа соединения шин обеспечиваются тем, что при параллельном соединении n шин можно количественно оценить максимальную емкость подложки способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 а также потенциал способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830, который может быть наведен в подложке (плате) при облучении ее заряженными частицами.

способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 = q/Cобщ,

где q - заряд, наведенный на проводниках подложки при облучении заряженными частицами;

Cобщ - максимальная емкость проводников подложки.

Параллельный способ соединения цепей питания и сигнальных цепей в подложке (плате) эффективно использовался при испытаниях печатных плат (двухсторонних, многослойных, керамических, стеклотекстолитовых), использованных далее в бортовой аппаратуре, эксплуатируемой в космосе в условиях ионизирующего излучения магнитосферы Земли. При воздействии протонов и электронов изучалась кинетика поведения заряда, накапливаемого в диэлектрике платы под действием заряженных частиц. Если процесс разряда конденсатора Cобщ фиг. 1 близок к виду;

Jc(t)=Io{1-exp(-t/(Rспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830Cобщ},

то после оценки величины 10 делается заключение об устойчивости (неустойчивости) работы радиоэлектронной аппаратуры в условиях электризации диэлектрика. Цифровые и аналоговые цепи РЭА работают устойчиво, если релаксационные разрядные токи будут значительно меньше рабочих токов электрической схемы, действующей на плате.

Гальваническое последовательное соединение шин осуществляют для проведения испытаний образцов на переменном токе при условиях:

R = Ra+Rb+...+R(n-3)),

XC=XC(a)+XC(b)+...+XC(n-3),

При этом

XCi= способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830-1способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830C-i1способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830,

способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 = 2способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830f.

При последовательном соединении емкостей:

Cобщ=min{Ci=1-n}

где C - электрическая емкость, Ф.

XC(a) - значение емкостного сопротивления шин а, и т.д., Ом,

f - частота, на которой осуществляются измерения, Гц.

Верхнее предельное значение частоты f определяется рабочей частотой подложки (платы).

Верхнее предельное значение реактивного емкостного сопротивления определяется частотой f, а также емкостью цепи Ci (Cобщ), подвергающейся контролю,

способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 - безразмерный параметр, определяемый электрофизическими характеристиками среды, в частности диэлектрической проницаемостью среды способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 - количественной мерой интенсивности процесса поляризации диэлектрика.

Полные диэлектрические потери в образце диэлектрика емкостью С, включенном в цепь переменного напряжения U с циклической частотой способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830,

P = U2способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830Cспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830, способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 = 2способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830f,

где P - мощность диэлектрических потерь, Вт,

U - действующее значение переменного напряжения. В,

tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 - тангенс диэлектрических потерь.

Удельные диэлектрические потери в любой точке образца диэлектрика с известным значением приложенного к образцу электрического поля E:

p = E2способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830(fспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830)/(1,8способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 21388301010)

где p - в Втспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830м-3,

E - в Bспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830м-1

f - в Гц.

Электрические параметры диэлектрика не являются физическими константами и зависят от ВВФ: температуры, частоты f, влажности окружающей среды, радиации.

Для большинства печатных плат из высококачественных диэлектриков величина способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 находится в пределах от 4 до 10, величина tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 10-4.

Сущность изобретения иллюстрируется чертежами, где на фиг. 1 приведены примеры конкретной реализации способа

Целью испытаний является определение соответствия многослойных печатных плат из алюмокерамики требованиям стойкости к ионизирующим излучениям ( электронное и протонное излучения естественных радиационных поясов Земли) по ряду параметров технических условий и ТЗ на бортовую аппаратуру космического базирования.

Контролировались и измерялись: целостность и сопротивление проводников, утечки диэлектрика на определенных участках, емкость сигнальных проводников и экранных слоев, способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830, tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 на рабочих частотах платы, величины зарядов, накапливаемых проводящим рисунком платы при электризации диэлектрика, скорость релаксации заряда из платы.

Керамическая печатная плата из материала ВК-94 имеет на, по крайней мере, одной поверхности проводящий рисунок для монтажа методом пайки, сварки, приклеивания и пр. электрорадиоэлементов, например микросхем/ Электрические соединения элементов между собой осуществляются проводниками, выполненными шелкографическим способом и размещенными как на поверхности платы, так и в ее объеме послойно (10-16 сигнальных слоев и примерно столько же технологических и экранных слоев).

Керамическая печатная плата соответствует техническим условиям по параметру R, если величина сопротивления между любыми двумя контактными площадками проводящего рельефа при всех видах воздействий, предусмотренных ТЗ (в частности, высокие уровни температуры и ионизирующие излучения), и при рабочих напряжениях на плате будет не хуже 108 Ом.

При осуществлении способа на плате выделяют изолированную от других цепей шину питания а (+). Затем выделяют также изолированную от других цепей шину b(-). Выделяют, далее, изолированную от цепей питания и других цепей среднюю сигнальную или потенциальную (средняя точка при двухполярном питании) шину "O", если она имеется в электрической модели и в топологическом проводящем рисунке платы.

Оставшиеся цепи (все или требуемую часть) с помощью замыкающего приспособления электрически (гальванически) объединяют в сигнальную или потенциальную шину i, изолированную от (+) шины, (-) шины, от нейтрали "О" и от других проводящих цепей платы.

Процесс формирования и изолирования шин продолжают, при необходимости, до момента, когда на контактном поверхностном рельефе платы не останется один, электрически ни с чем не соединенный проводник n.

Полученный конгломерат проводящих шин гальванически соединяют друг с другом в любой последовательности и полярности в многозвенный двухполюсник и подключают через ограничительное сопротивление к источнику постоянного напряжения смещения Eсм величиной 40-200 В. Ток в цепи контролируется или измеряется нано f микроамперметром. Заряд емкости C измеряется гальванометром Г. Переходные процессы импульсного релаксационного типа регистрируются осциллоскопом на сопротивлении Rизм.

На фиг. 1 - б, в показаны примеры параллельного соединения конгломератов шин, где Cобщ результирующая проводимость многозвенного двухполюсника (G= 1/R), а Cобщ - его суммарная емкость. При параллельном соединении большого числа проводимостей Gi, дефектное место в диэлектрике выявляется и регистрируется измерителем тока при варьировании величины Eсм.

На фиг. 1 - г изображен пример последовательного соединения шин a, b,... ,(n-2). При этом Cобщ= min{Ci, i-1-n}

Плату с таким образом соединенными фрагментами проводников подвергают действию внешних воздействующих факторов (ВВФ)

При воздействии (устойчивость) и после воздействия (прочность, стойкость) измеряют (контролируют) электрофизические параметры - критерии годности: электрическое сопротивление и электрическую емкость двухполюсников, диэлектрическую проницаемость материала платы способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 (или tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830) на рабочих частотах способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 = 2способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830f, величину заряда, наведенного в плате ионизирующими излучениями, исследуют характер релаксации наведенного заряда в облучаемом образце.

Предлагаемый способ соединения различных цепей или отдельных проводников в плате позволяет, при необходимости, испытывать ее на воздействие пробивного напряжения.

На основе способа на предприятиях, применяющих керамические печатные платы, аттестованы стенды входного контроля плат.

Для реализации способа используется устройство, состоящее из струбцины и замыкателя, электрически объединяющего между собой требуемые площадки контактного рельефа на поверхности (поверхностях) платы. Замыкатель выполнен из мягкой алюминиевой фольги - тонкого металлизированного лавсана, мягкой латунной сетки, коврика с проводящим ворсом и пр., легко формирующихся на контактном рельефе через упругий слой поролона, прессуемого плоской струбциной В общем случае замыкатель представляет собой изолирующую подложку с выполненным на ней замыкающим рельефом (рисунком), прижимаемым к тестируемому образцу.

Способ реализован при испытаниях корпусов микросборки (большой гибридной интегральной схемы), функциональное назначение которой - приемопередающее устройство (ППУ), работающее на магистраль в полосе частот до 10 МГц. При дифференциальном питании в микросборке предложенным способом образована шина а (+), выходящая на два вывода корпуса, образована шина b (-), также соединенная с двумя выводами корпуса; имеется электрически нейтральный контакт "О" - общая шина, гальванически связанная с одним выводом корпуса микросборки. Всего выводов микросборки: 64, на питающие шины и нейтральный контакт приходится 5 выводов. Свободные 59 выводов корпуса микросборки - сигнальные. Материал корпуса: керамика на основе корунда ВК-94.

Для испытания корпуса на стойкость к воздействию влажного воздуха (C= 98%, T=+95oC), инея и росы все сигнальные выводы керамического корпуса были объединены в шину n (замкнуты между собой), после чего при напряжении смещения, приложенном к полученным двухполюсникам: n-(+), n-(-), n-"O", (+)-(-), (+)-"O", (-)-"0", измерялись параметры диэлектрика на постоянном токе: активное сопротивление двухполюсников R, токи утечки при поданном смещении, электрическая прочность изоляции. Осуществлялась браковка испытуемых образцов по токам утечки (перекрытиям и замыканиям).

На переменном токе измерялись емкости между шинами питания, шинами питания и сигнальными выводами, между сигнальными выводами. Векторные диаграммы двухполюсников (конденсаторов с потерями) приведены на фиг. 1 - д). Потери в конденсаторе на переменном токе оцениваются углом потерь способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830, представляющим собой угол, дополняющий до 90o угол сдвига способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 на конденсаторе. Конденсатор с потерями представляется в виде идеального конденсатора С, соединенного последовательно или параллельно с активным сопротивлением (сопротивлением потерь), поглощающим такую же мощность, как конденсатор с потерями. При последовательном включении сопротивления потерь tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 = rспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830C, а при его параллельном включении tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 = 1/(rспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830C)/. Величина сопротивления r - порядка 0,1-1 Ом, сопротивления R - десятки и сотни МОм. Уровни способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 диэлектрика корпуса на основе Al2O3, были экспериментально оценены способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 10-5. Отсюда tgспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 sinспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 = sin(90-способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830) = cosспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830. В этом случае мощность диэлектрических потерь в конденсаторе определяется: P = Uспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830Jспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830cosспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 Uспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830Jспособ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830.

He зарегистрировано роста угла потерь способ отбраковочных испытаний подложки из диэлектрика или   полупроводника с топологией, изделий электронной техники на   стойкость к внешним воздействующим факторам, патент № 2138830 на RC-двухполюсниках керамических корпусов из алюмокерамики вплоть до частот 10 МГц

Примененный способ самошунтирования выходов керамического корпуса микросборки при формировании шины n позволил быстро выявить зоны с повышенной проводимостью.

Способ апробирован при производстве и испытаниях стрип-детекторов, предназначенных для изучения профиля и заряда релятивистских пучков ускорителя заряженных частиц. На одной стороне подложки (диска) из кремния методом вакуумного напыления нанесены полоски из алюминия с постоянным шагом. На противоположной поверхности подложки нанесены аналогичные полоски под прямым углом. Испытание детектора проводилось поэтапно. В начале исследовались свойства элементарных конденсаторов, образованных взаимоперпендикулярными стрипами-полосками и маленькой областью кремния между ними (проводимость, подвижность носителей, неоднородности в кремнии, пробивное напряжение, величина заряда, скорость его релаксации и т.п.).

Далее исследовались свойства обобщенного конденсатора, образованного стрипами, электрически объединенными на одной стороне диска и стрипами, объединенными на другой его стороне. Было установлено, что дефекты подложки детектора хорошо выявляются при электрофизических испытаниях кремниевого конденсатора с решетчатыми обкладками. Были установлены уровни параметров, по которым далее осуществлялась приемка и браковка образцов. На следующем этапе стрипы испытывались на воздействие предельных плотностей тока. Для этого все полоски на одной стороне диска соединялись последовательно в шину а, все полоски на противоположной стороне диска соединялись последовательно в шину b, далее шина а соединялась последовательно с шиной b, после чего образованный двухполюсник проверялся испытательным током, в том числе при воздействии на подложку протонного пучка.

Способ оказался весьма эффективным с точки зрения оперативного выявления дефектных образцов и был осуществлен с большой экономией дорогостоящего времени ускорителя элементарных частиц. При испытаниях были применены специально сконструированные замыкатели из диэлектрика с необходимым проводящим рисунком и прижимным устройством (струбциной).

Аналогично стрип-детектору сконструирована рельефная печатная плата. В подложку из диэлектрика (стеклотекстолит) закладываются проводники методом электрохимического осаждения меди в заранее выфрезерованные дорожки. Фрезерование дорожек и осаждение в них проводника осуществляется на обеих поверхностях платы, причем во взаимно перпендикулярных направлениях. Испытания и браковка рельефных плат проводится по методике, аналогичной стрип-детектору, с вариантами. Наиболее эффективно выявляются дефекты диэлектрика в зонах скрещивания медных проводников, заложенных в дорожки, а также в областях, где проводники проходят параллельно, рядом.

Для сложных плат (подложек), (фиг. 2, 3) использован контактрон (ложе гвоздей) - зондовая система с полем игл, правило электрического соединения между которыми программируется с помощью управляющей ЭВМ.

Контактрон предусматривает электрическое согласование сигналов образца с анализирующей аппаратурой.

Количество зондов в "ложе гвоздей", их форма, размеры, параметры передаваемых и принимаемых сигналов, порядок контактирования и правило объединения (сформирования) цепей определяется для конкретного типа подложки (платы) и методики испытаний.

Способ может быть применен для контроля годности (отбраковки) подложек жидкокристаллических матричных индикаторов и других многозвенных транспарантных систем с регулярной топологией.

Класс G01R31/28 испытание электронных схем, например с помощью прибора для каскадной проверки прохождения сигнала

способ испытания на коррозионную стойкость интегральных схем -  патент 2527669 (10.09.2014)
способ и устройство для измерения переходных тепловых характеристик светоизлучающих диодов -  патент 2523731 (20.07.2014)
способ определения теплового импеданса сверхбольших интегральных схем - микропроцессоров и микроконтроллеров -  патент 2521789 (10.07.2014)
способ контроля работоспособности многоточечной измерительной системы с входной коммутацией датчиков -  патент 2515738 (20.05.2014)
способ определения теплового импеданса цифровых кмоп интегральных микросхем -  патент 2504793 (20.01.2014)
способ испытаний полупроводниковых бис технологии кмоп/кнд на стойкость к эффектам единичных сбоев от воздействия тяжелых заряженных частиц космического пространства -  патент 2495446 (10.10.2013)
способ регулирования сопротивления твердотельных приборов и резистивная матрица памяти на основе полярнозависимого электромассопереноса в кремнии -  патент 2471264 (27.12.2012)
способ определения теплового импеданса кмоп цифровых интегральных микросхем -  патент 2463618 (10.10.2012)
устройство для измерения технических параметров аварийных радиомаяков/радиобуев -  патент 2453860 (20.06.2012)
способ разбраковки кмоп микросхем, изготовленных на кнд структурах, по радиационной стойкости -  патент 2444742 (10.03.2012)

Класс H01L21/66 испытания или измерения в процессе изготовления или обработки

способ определения мольной доли li2o в монокристаллах linbo3 -  патент 2529668 (27.09.2014)
устройство для сортировки на группы по электрическим параметрам плоских хрупких изделий -  патент 2528117 (10.09.2014)
способ контроля качества алмазных пластин, предназначенных для изготовления детекторов ионизирующих излучений -  патент 2525636 (20.08.2014)
способ обнаружения скрытых дефектов матричных бис считывания -  патент 2523752 (20.07.2014)
термокамера для испытания электронных изделий -  патент 2523098 (20.07.2014)
способ контроля качества светодиодной структуры -  патент 2521119 (27.06.2014)
способ определения электропроводности и толщины полупроводниковых пластин или нанометровых полупроводниковых слоев в структурах "полупроводниковый слой - полупроводниковая подложка" -  патент 2517200 (27.05.2014)
способ контроля дефектности эпитаксиальных слоев кремния на диэлектрических подложках -  патент 2515415 (10.05.2014)
способ увеличения выхода годных при изготовлении высокоплотных электронных модулей -  патент 2511007 (10.04.2014)
способ определения стойкости электронных компонентов и блоков радиоэлектронной аппаратуры к воздействию ионизирующих излучений -  патент 2504862 (20.01.2014)

Класс H05K1/00 Печатные схемы

Наверх