многочастотный приемник дельта-модулированных сигналов

Формула изобретения

Многочастотный приемник дельта-модулированных сигналов, содержащий первый и второй оперативный запоминающий блоки, первые входы которых объединены и являются входом многочастотного приемника, вторые входы соединены соответственно с первой и второй группой адресных выходов блока синхронизации, а выходы соединены с входами элемента ИЛИ, третья группа адресных выходов блока синхронизации соединена с адресными входами блока памяти, М выходов которого соединены с входами разрешения счета М корреляторов, каждый из которых содержит реверсивный и управляющий счетчики, решающий блок и дешифратор, первый, второй и третий тактовый выходы блока синхронизации соединены с первым, вторым и третьим тактовыми входами каждого коррелятора, первый тактовый вход каждого коррелятора соединен с входом разрешения установки реверсивного счетчика, второй и третий тактовый входы каждого коррелятора соединены соответственно с объединенными тактовыми входами реверсивного и управляющего счетчика и с входом установки нуля управляющего счетчика, выходы которого через дешифратор соединены с входом управления направлением счета реверсивного счетчика, установочные входы которого соединены с шиной питания, а выходы с входами решающего блока, выход которого является выходом коррелятора, отличающийся тем, что выход элемента ИЛИ соединен с дополнительным адресным входом блока памяти, а вход разрешения счета каждого коррелятора соединен с объединенными входами разрешения счета соответствующего реверсивного и управляющего счетчика.

Описание изобретения к патенту

Изобретение относится к технике цифровой обработки сигналов и может быть использовано в электросвязи, например в телефонной связи для приема многочастотных кодов ( например, кода "два из шести"), преобразованных в цифровую форму с помощью дельта-модуляции.

Такой приемник может быть построен на базе набора согласованных фильтров (корреляторов), каждый из которых содержит реверсивные сумматор, наборы элементов Исключающие ИЛИ с инверсией [1] В состав приемника входит также постоянное запоминающееся устройство для хранения весовых коэффициентов и блок синхронизации.

Недостатком устройства является сложность построения.

Более простым по построению является приемник, описанный в [2] и реализующий те же алгоритмы фильтрации. Блок-схема приемника приведена на фиг. 1 и содержит первый 1 и второй 2 оперативные запоминающие блоки, блок 3 синхронизации, элемент ИЛИ 4, блок 5 памяти и M корреляторов 6, каждый из которых содержит элемент 7 Исключающий ИЛИ, реверсивный счетчик 8 и управляющий счетчик 9, блок 10 и дешифратор 11.

Недостатком устройства также является сложность построения, связанная с необходимостью использования M элементов 7 Исключающее ИЛИ.

Целью изобретения является упрощение приемника при сохранении тех же алгоритмов работы.

Суть изобретения сводится к тому, что функции элементов Исключающее ИЛИ 7 передаются блоку 5 памяти, для чего достаточно задействовать один дополнительный адресный вход блока 5 памяти.

На фиг. 1 приведена блок-схема прототипа, содержащего первый и второй 1 и 2 оперативные запоминающие блоки, блок 3 синхронизации, элемент ИЛИ 4, блок 5 памяти, M корреляторов 6, каждый из которых содержит элемент Исключающее ИЛИ 7, реверсивный 8 и управляющий 9 счетчики, решающий блок 10 и дешифратор 11.

На фиг. 2 приведена блок-схема заявляемого устройства, который содержит первый и второй 1 и 2 запоминающие блоки, блок 3 синхронизации, элемент ИЛИ 4, блок 5 памяти, M коррелятора 6, каждый из которых содержит реверсивный 7 и управляющий 8 счетчики, решающий блок 9 и дешифратор 10.

На фиг. 3 приведен один из возможных вариантов построения блока 3 синхронизации, который содержит трактовый генератор 12, делитель частот 13, инверторы 14 и 15, элемент задержки 16 и 17, одновибраторы 18 и 19, коммутатор 20.

На фиг. 4 приведены временные диаграммы, поясняющие работу блока 3 синхронизации.

Цель изобретения достигается тем, что в устройстве, содержащем первый и второй 1 и 2 оперативные запоминающие блоки, первые входы которых объединены и являются входом устройства, вторые входы соединены соответственно с первой и второй группами адресных входов блока 3 синхронизации, а выходы соединены со входами элемента ИЛИ 4, третья группа адресных выходов блока 3 синхронизации соединена с адресными входами 5 памяти, M выходов которого соединены с входами разрешения счета M корреляторов 6, каждый из которых содержит реверсивный 7 и управляющий 8 счетчики, решающий блок 9 и дешифратор 10, первый, второй и третий тактовые выходы блока 3 синхронизации соединены с первым, вторым и третьим тактовыми входами каждого коррелятора 6, первый тактовый вход каждого из корреляторов 6 соединен с входом разрешения установки реверсивного счетчика 7, второй и третий тактовые входы каждого коррелятора 6 соединены соответственно с объединенными тактовыми входами реверсивного 7 и управляющего 8 счетчиков и с входом установки нуля управляющего счетчика 8, выходы которого через дешифратор 10 соединены с входом управления направлением счета реверсивного счетчика 7, установочные входы которого соединены с шиной питания, а выходы с входами решающего блока 9, выход которого является выходом коррелятора 6, введены новые связи: выход элемента ИЛИ 4 соединен с дополнительным адресным входом блока 5 памяти, а вход разрешения счета каждого коррелятора соединен с объединенными входами разрешения счета соответствующего реверсивного и управляющего счетчиков.

Сопоставительный анализ заявленного устройства с прототипом и другими известными техническими решениями показывает, что заявленное устройство отличается наличием новой связи от выхода элемента ИЛИ к дополнительному адресному входу блока памяти и введением связей между входами разрешения счета каждого коррелятора и объединенными входами разрешения счета соответствующего реверсивного и управляющего счетчиков, что обеспечивает положительный эффект управление устройства за счет исключения элементов Исключающее ИЛИ из состава корреляторов. Это позволяет сделать вывод о том, что заявленное устройство соответствует критериям изобретения "новизна" и "существенные отличия".

Работа предлагаемого устройства происходит следующим образом.

В устройстве последовательно анализируются отрезки из N бит входного дельта-модулированного сигнала x(nT), (T период дискретизации), (фиг.4,a) и решения о наличии или отсутствии той или иной частотной компоненты в спектре обрабатываемого сигнала фиксируются по состоянию выходов решающих блоков 9 в корреляторах 6 в конце каждого интервала длительностью NT (цикл обработки). Выбор N определяется требованиями к амплитудно-частотной характеристике корреляторов 6 (величина 1/NT определяет положение первого нуля АЧХ). Процесс записи-считывания входной информации в оперативные запоминающие блоки 1, 2 происходит попеременно: пока текущие N бит сигнала x(nT) записываются в один из блоков 1, 2, из другого считываются N бит, записанных в него в предыдущем цикле длительностью NT и наоборот. Указанный режим работы обеспечивается подачей соответствующих адресных сигналов от блока 3 синхронизации. При этом считывание производится вдвое быстрее, чем запись, и в каждом цикле обработки TN через элемент ИЛИ 4 одни и те же N бит сигнала x(nT) считываются два раза подряд Обработка происходит в два этапа (цикл длительностью NT разбивается на два подцикла длительностью по 1/2 NT). Результат F_i фильтрации в i-м частотном канале определяется по алгоритмам, описанным в [2,3]



где



В приведенных выше равенствах f_i частота настройки i-го коррелятора, операция Исключающее ИЛИ, sign знаковая функция, определяемая следующим образом:



Решение о наличии или отсутствии i-й частотной составляющей принимается в решающем блоке 7-i i-го коррелятора путем сравнения F_i с некоторым порогом P_i.

Вычисления по равенствам (1), (2), (3) аналогичны описанным в [2,3] и происходят следующим образом.

В начале каждого цикла обработки (моменты t₁t₃ на фиг.4) реверсивный счетчик 7 в каждом из M корреляторов 6 устанавливается в состояние 2^k 1, где K определяется из условия 2^k>N, а управляющий счетчик 8 в начале каждого подцикла (моменты t₁, t₂, t₃ на фиг. 4,a) обнуляется. Это обеспечивается короткими импульсами (U₁, U₃ на фиг. 4, ж, з), подаваемыми на соответствующие входы корреляторов 6 от первого и третьего тактового выхода блока 3 синхронизации в моменты t₁, t₂, t₃. Счет происходит по передним фронтам сигнала 2f (фиг. 4, б), подаваемого от второго выхода блока 3 синхронизации на тактовые входы счетчиков 7 и 8 только в тех случаях, когда на входах C1 разрешения счета этих счетчиков низкий уровень сигнала, что случается в тех тактах n, когда результат выполнения операции Исключающее ИЛИ в выражениях (2) и (3) равен нулю (значения x(nT) и знаковой функции sign равны оба нулю или единице), в противном случае счет не производится. С начала каждого подцикла реверсивный счетчик 7 работает на вычитание тактовых импульсов, а управляющий счетчик 8 на сложение. Если управляющий счетчик 8 в чтении подцикла дойдет до состояния N/2, это будет зафиксировано дешифратором 10, на выходе которого появится высокий уровень сигнала, переводящий реверсивный счетчик 7 в режим прямого счета (сложение тактовых импульсов) до конца текущего подцикла. В результате указанных действий к концу первого подцикла (момент t₂ на фиг.4,a) в реверсивном счетчике 7 окажется записано число



(если в первом подцикле из блока 5 памяти считываются весовые коэффициенты, соответствующие C-значения функции singn в выражении (3), то записанное число будет равно соответственно , как это показано на фиг.5. Аналогично к концу второго подцикла в реверсивном счетчике сформируется число или в зависимости от порядка считывания весовых коэффициентов из блока 5 памяти), которое автоматически сложится с числом (результат счета к концу первого подцикла), поскольку в течение всего цикла реверсивный счетчик 7 работает непрерывно (не обнуляется в конце первого подцикла как, например, управляющий счетчик 8). В результате к концу цикла обработки (t₃, фиг.4,з) на выходе реверсивного счетчика формируется число



что соответствует требуемому алгоритму обработки (1).

Динамика изменения выходного кода U_р реверсивного счетчика 7 показана на фиг. 5 (в приведенном примере S_i>N/2, C_i<N/2). На основании сравнения результата обработки F_i, сформированного в конце подцикла на выходе реверсивного счетчика 7 --i, с определенным порогом P_i в решающем блоке 9 принимается решение о наличии или отсутствии i-й частотной составляющей в обрабатываемом сигнале.

Отличие предлагаемого устройства от прототипа, обеспечивающее положительный эффект заключается в том, что выполнение операции Исключающее ИЛИ в выражениях (2) и (3) переложено на блок 5 памяти, для чего введена дополнительная связь с выхода элемента ИЛИ 4 к адресному входу блока 5 памяти, введены связи между входами разрешения счета каждого коррелятора и объединенными входами разрешения счета соответствующего реверсивного и управляющего счетчиков, а также изменено содержимое блока 5 памяти, которое теперь задается таблицей.

В приведенной таблице имеется ввиду, что выходной сигнал элемента 4 ИЛИ подается на старший разряд адреса блока 5 памяти, что, строго говоря, необязательно, можно использовать любой свободный разряд; M- количество корреляторов 6, i соответствует номеру частотной составляющей, выделяемой i-м коррелятором 6-i; m десятичное выражение двоичного числа, определяющего адрес ячейки, в которой записан соответствующий байт.

Таким образом в зависимости от значения числа на выходе элемента ИЛИ 4 (0 или 1) из блока 5 памяти считывается либо прямое, либо инверсное значение соответствующей знаковой функции sign, что соответствует функции исключающее ИЛИ.

Блок 3 синхронизации аналогичен блоку синхронизации, использованному в прототипе, и может быть построен, например, как показано на фиг.3. Работа блока 3 синхронизации поясняется временными диаграммами, приведенными на фиг. 4, а-з. Исходная тактовая частота 2f (фиг.4,б), синхронная с обрабатываемым дельта-модулированным сигналом x(nT) (фиг.4,а), подается на тактовые входы реверсивных 7 и управляющих 8 счетчиков всех корреляторов 6 и на делитель 13 частоты, осуществляющий последовательное деление на две частоты 2f. В приведенном примере для простоты принято, что N 2^k, и для формирования адресных сигналов используется k-разрядный двоичный код, формируемый на выходе делителя 13 частоты. Поскольку считывание из оперативных запоминающих блоков 1, 2 производится вдвое быстрее, чем запись, то необходима коммутация адресных сигналов перед подачей на эти блоки в зависимости от того, какой из них в данном цикле находится в режиме записи, а какой в режиме считывания, что осуществляется коммутатором 20, управляемым сигналом частоты f/2^k+1 (фиг.4, е), полпериода которой равны длительности одного цикла обработки. При U₁₃ 0 на первую группу адресных выходов 1А через коммутатор 20 подается сетка частот f (фиг 4,в)^oCf/2^k-1. Эта сетка более высокочастотная, что соответствует режиму считывания из блока 1. В это же время на вторую группу адресных выходов 2А подается более низкочастотная сетка частот f/2 (фиг.4г)^oCf/2^k (фиг.4, д), что соответствует режиму записи в блок 2. При U₁₃ 1 (следующий цикл) оперативные запоминающие блоки 1, 2 меняются местами, т. е первый переходит в режим записи, а второй - в режим считывания и так далее. Коммутатор 20 легко построить на базе наборов ключей (два входа, один выход) или мультиплексоров (микросхемы 561КП1), или наборов элементов 2И-ИЛИ с объединенными управляющими входами (например, микросхемы 561ЛС2).

На адресные входы блока 5 памяти со стороны блока 3 синхронизации подается сетка частот f (фиг.4,в)^oCf/2^k (фиг.4,д). Из сигналов частоты f/2^k-1 (на фиг. 4 не показан) и f/2^k (фиг.4,д) с помощью цепочек, состоящих из последовательно соединенных одновибратора 14 (15), элемента задержки 16 (17) и одновибратора 18 (19), формирующего короткий импульс по переднему фронту, формируются сигналы U₁(фиг. 4,ж) и U₃ для разрешения установки реверсивных счетчиков 7 и обнуления управляющих счетчиков 8. Элементы задержки 16, 17 необходимы для небольшого временного сдвига установочных сигналов относительно задних фронтов сигнала U₁₃ (фиг.4е), что необходимо в тех случаях, когда во внешних устройствах, подключенных к выходам приемника (на фиг. 2 это не показано), используется стробирование выходных сигналов приемника задним фронтом сигнала U₁₃ (передним фронтом сигнала ).

Для экспериментальной проверки использовался макет приемника на базе КМОП-микросхем, расчитанный на прием частотных составляющих кода "два из шести" (частоты 700, 900, 1100, 1300, 1500 и 1700 Гц) при использовании в качестве АЦП адаптивной дельта-модуляции с анализом четырехэлементных комбинаций символов и частотной дискретизации 32 кГц. Длительность одного цикла обработки NT была принята равной 16 мс, при этом N= 512. В результате проверки была установлена полная идентичность характеристик заявленного устройства и прототипа.

Технико-экономическая эффективность заявленного устройства по сравнению с прототипом заключается в его упрощении за счет обеспечения возможности устранения элементов Исключающее ИЛИ 7 из состава корреляторов 6 (фиг.1).

Положительный эффект достигается путем введения связи между выходом элемента ИЛИ 4 и одним из адресных входов блока 5 памяти, видоизменением содержимого этого блока, закладываемого при программировании, а также соединением входа разрешения счета соответствующих реверсивных и управляющих счетчиков.