м-значный логический элемент

Формула изобретения

М-значный логический элемент, содержащий m 1 пару инверторов, каждая из которых состоит из первого инвертора и второго инвертора с n-транзистором в резистивном включении, выход первого инвертора каждой пары соединен с входом второго инвертора, делитель напряжения, вход которого подключен к одной, а один из выходов к другой шине питания, m-двух направленных ключей, вход каждого из которых подключен к отдельному выходу делителя напряжения, а управляющий вход каждого ключа подключен к выходу соответствующей этому ключу пары инверторов, отличающийся тем, что устройство дополнительно содержит m 2 дополнительные пары инверторов, а делитель напряжения имеет m дополнительных выходов, к первому из которых подключен исток первого инвертора первой пары инверторов, к второму исток первого инвертора второй пары инверторов, к m выходу исток первого инвертора m 1 пары инверторов, выход второго инвертора в каждой паре инверторов соединен с входом первого инвертора этой же пары через первый резистор, вход каждой пары инверторов подключен к управляющему входу логического элемента через второй резистор, а выход каждого ключа подключен к выходу логического элемента через третий резистор.

Описание изобретения к патенту

Изобретение относится к области вычислительной техники и микроэлектроники и может быть использовано в схемотехнике полупроводниковых интегральных схем.

Известен М-значный инвертор на КМОП-транзисторах [1] содержащий резистивный делитель напряжения и две пары КМОП-транзисторов с каналом n- и p-типа каждая, причем затворы транзисторов обеих пар подключены к входу инвертора, а стоки одной из пар к выходу устройства.

Недостатком известного устройства является низкая помехоустойчивость.

Известен также трехзначный универсальный элемент на КМОП-транзисторах [2] содержащий первый инвертор с n-транзистором в резистивном включении, второй инвертор с p-транзистором в резистивном включении, входы которых подключены к управляющему входу элемента, а выходы первого и второго инверторов соответственно к входам третьего и четвертого инверторов, делитель напряжения, содержащий два n-транзистора в резистивном включении, первый и второй двунаправленные ключи, причем выход первого инвертора подключен к первому управляющему входу первого двунаправленного ключа, выход третьего инвертора подключен к второму управляющему входу первого двунаправленного ключа, выход второго инвертора подключен к первому управляющему входу второго двунаправленного ключа, выход четвертого инвертора подключен к второму управляющему входу второго двунаправленного ключа, выход которого подключен к первому настроечному входу первого двунаправленного ключа, выход которого подключен к выходу элемента, второй настроечный вход первого двунаправленного ключа, первый и второй настроечные входы второго двунаправленного ключа подключены соответственно к первому, второму и третьему настроечным входам элемента.

Недостатком известного элемента является низкая помехоустойчивость, так, при действии аддитивной помехи по входу элемента значение входной логической переменной флюктуирует относительно величины порога срабатывания первого или второго инвертора, что вызывает хаотичное изменения выходной логической переменной в пределах соседних значений этой переменной, не связанных с истинным состоянием входной переменной (без учета помех). Недостатком известного элемента является также невозможность расширения его значности.

Цель изобретения повышение помехоустойчивости и расширение функциональных возможностей.

На фиг. 1 приведена принципиальная схема m-значимого логического элемента; на фиг. 2 неоднозначная передаточная характеристика; на фиг. 3 - фрагмент неоднозначной передаточной функции; на фиг. 4 график надежности P передаваемого сигнала X в зависимости от ширины петли гистерезиса a при различных уровнях ₁ и ₂ помех.

Устройство содержит управляющий вход 1 и выход 2, первую 3, вторую 4, (m-1)-ю пару инверторов, m-1 двунаправленных ключей 5, делитель напряжения 6, вход 7 которого и один из выходов 8 подключены соответственно к шине 9 и 10 источника питания, каждая пара инверторов содержит первый инвертор 11 и второй инвертор 12, содержащий нагрузочный транзистор 13 n-типа, вход первого инвертора каждой пары подключен к управляющему входу 1 через резистор 14, а его выход подключен к входу второго инвертора 12, выход которого подключен к входу первого 11 инвертора через резистор 15 и к управляющему входу ключа 5, соответствующего каждой паре, исток первого инвертора 11 каждой пары подключен к соответствующему выходу 16-K делителя напряжения 6, к выходам 17-N которого подключены входы ключей 5, выход каждого из ключей 5 подключен к выходу логического элемента через резистор 18, подложки p-транзисторов подключены к шине источника питания, подложки n-транзисторов заземлены, количество выходов 16-K и 17-N равно по отдельности m-1.

Элемент работает следующим образом. Инверторы 11 и 12 каждой пары образуют пороговое устройство, охваченное посредством резистора 15 положительной обратной связью. Порог срабатывания устройства задается уровнем напряжения, который присутствует на одном из выходов 16-K делителя напряжения 6 и на истоке первого инвертора данного порогового устройства. При этом уровни напряжения на выходах делителя 6 берут по величине соответствующими заданным уровням напряжения выбранного логического алфавита, в котором работает элемент. На управляющий вход 1 элемента поступают сигналы в виде напряжения постоянного тока в диапазоне от 0 вольт до напряжения источника питания E_п, что в логическом плане соответствует алфавиту E_m=(0,1,2.m). Если входной сигнал U_вх на управляющем входе 1 равен 0, т.е. напряжение на входе 1 находится в пределах 0<U<U, где U_nop напряжение порога срабатывания i-го порогового устройства, то ни одно из пороговых устройств не срабатывает, ключи 5 закрыты и на выходе 2 элемента присутствует сигнал логического нуля. Вход каждого из ключей подключен к соответствующему выходу 17-N делителя напряжения 6. Уровни напряжения на этих выходах также создаются соответствующими выбранному логическому алфавиту.

Если сигнал на управляющем входе 1 элемента равен 1, т.е. U_пор < U_bx < (1/m/) E_n + U_пор, то срабатывает i-ое пороговое устройство, с его выхода поступает сигнал на i-ый ключ 5, который открывается, и на выход логического элемента через резистор 18 поступает напряжение, соответствующее выбранному логическому алфавиту. При дальнейшем повышении сигнала на управляющем входе 1 происходит срабатывание следующего (i+1)-го порогового устройства, (i+1)-го ключа и т.д. Таким образом, на выходе 2 логического элемента присутствует сигнал в заданном логическом алфавите E_m (0,1,t.m). Посредством резистора 15, соединяющего в каждом из пороговых устройств выход второго инвертора с входом первого, каждое пороговое устройство охвачено положительной обратной связью, что позволяет получить неоднозначную передаточную функцию порогового устройства, показанную на фиг. 2, и приводит к появлению у этого устройства зоны нечувствительности и значительному ослаблению воздействия по входу 1 аддитивной флюктуирующей помехи. Меняя ширину зоны нечувствительности путем изменения глубины положительной обратной связи в каждом из пороговых устройств, можно найти параметры зон нечувствительности (местоположения и ширину), оптимальные по помехоустойчивости.

Рассмотрим механизм повышения помехоустойчивости предлагаемого логического элемента. Воспользуемся фрагментом (фиг. 3) неоднозначной передаточной функции многнозначного логического элемента, на вход которого поступает входная переменная X с аддитивной помехой. В предложении о нормальном распределении аддитивных помех X₁ и X₂ со средним квадратическим отклонением и центрированных относительно уровней К и К+1 входного сигнала X, будем рассматривать влияние ширины петли гистерезиса 2a на надежность P реализации функции F(x) в зависимости от уровня помех. Предполагаем также, что при K+X₁<K-0,5 и K+1+X₂>K+1,5 выходной сигнал не искажается.

Вероятность события А, состоящего в том, что на n-м шаге реализации F(x) выходной сигнал не будет искажен, представим как сумму вероятностей событий A₁ и A₂, состоящих в том, что выходной сигнал не будет искажен при отображении входного сигнала K+X₁ и K+1+X₂ соответственно. Итак на n-м шаге реализации функции F(x) для надежности P получим

P⁽ⁿ⁾(A) P⁽ⁿ⁾(A₁) + P⁽ⁿ⁾(A₂).

Вероятности P⁽ⁿ⁾(A₁) будем искать из выражений



где P⁽₁ⁿ⁾ вероятность попадания входного сигнала в точку К на n-м шаге реализации;

P⁽₂ⁿ⁾ вероятность попадания входного сигнала в точку К+1 на n-м шаге реализации и при этом P⁽₁ⁿ⁾+P⁽₂ⁿ⁾= 1, n=0,1,...;

П⁽ⁿ_ji⁾ П_ji условия вероятности того, что выходной сигнал не будет искажен, если входной сигнал отображается из состояния i, имея предыдущим состояние j, i, j 1, 2. Под значениями "1", "2" подразумеваются значения входного сигнала K+X₁ и K+X₂ соответственно.

На основании результатов для симметричной цепи Маркова с двумя состояниями найдем вероятность P⁽_jⁿ⁾:



где p и q одношаговые вероятности перехода из точки К в точку К+1 и обратно.

Реально уровень входного сигнала ограничен в том или ином направлении (например, величиной напряжения источника питания), при этом каждая из помех имеет нормальное асимметричное распределение, рассмотрим этот случай. Определим плотность распределения X₁ и X₂:



По аналогии с рассмотренными случаями найдем

,

где





При P⁽₁⁰⁾=P⁽₂⁰⁾ или при n_ получим



Исследовав P(a, ₁, ₂, ₃, ₄) при фиксированных отметим

1) в промежутке максимум надежности достигается в точке







2) в промежутке 0,5a1 максимум надежности не может быть достигнут, т. к. точка



не попадает в рассматриваемый промежуток в силу того, что





3) в промежутке -1<a<-0,5 максимум надежности не может быть достигнут, т.к. точка



не попадает в рассматриваемый промежуток в силу того, что





Приведем графики надежности P(a, ₁, ₂, ₃, ₄) 1 при (см. фиг. 4).

Приведенные исследования позволяют сделать вывод, что для несимметричного распределения помех неоднозначность передаточной характеристики позволяет повысить надежность реализации логической функции за счет варьирования a.

Следует также отметить, что введение положительной обратной связи в пороговое устройство приводит к повышению крутизны передаточной характеристики логического элемента, при этом снижается вероятность ошибочной реализации логической функции при подаче на вход элемента сигналов с "затянутыми" фронтами.

В предлагаемом устройстве за счет введения новых связей и элементов достигается повышение помехоустойчивости и расширение значности логического элемента.