процессор для быстрого преобразования хартли

Процессор для быстрого преобразования Хартли, содержащий блок памяти, блок постоянной памяти, счетчик, элемент ИЛИ, коммутатор адреса, блок управления, причем выход коммутатора адреса соединен с адресными входами группы блока памяти, вход разрешения записи которого соединен с первым выходом блока управления, вход которого соединен с выходом счетчика, второй выход блока управления соединен с управляющим входом коммутатора адреса, отличающийся тем, что в него введены три формирователя адреса, три элемента И и арифметический блок, при этом шина входных данных процессора соединена с информационными входами первого, второго и третьего формирователей адресов, адресные выходы первого и второго формирователей адресов соединены с первым и вторым информационными входами коммутатора адреса соответственно, выход которого является адресным выходом процессора, вход тактовой частоты которого соединен с первыми входами первого, второго и третьего элементов И соответственно, первый выход первого формирователя адреса соединен с первым входом элемента ИЛИ, второй выход первого формирователя адреса соединен с вторым входом второго элемента И, выход которого соединен с тактовым входом арифметического блока и с счетным входом счетчика, вход установки в ноль которого соединен с выходом элемента ИЛИ, выход третьего формирователя адреса соединен с входом блока постоянной памяти, выходы блока памяти и блока постоянной памяти соединены с первым и вторым информационными входами соответственно арифметического блока, третий и четвертый выходы блока управления соединены с вторыми входами третьего и первого элементов И соответственно, выход первого элемента И соединен с управляющими входами первого и третьего формирователей адреса, выход третьего элемента И соединен с управляющим входом второго формирователя адреса, выход блока памяти соединен с выходом арифметического блока и является информационным выходом процессора, пятый выход блока управления соединен с входом признака, зоны блока памяти, шестой и седьмой выходы блока управления соединены с первым и вторым входами разрешения записи арифметического блока, восьмой выход блока управления соединен с входом признака кода операции арифметического блока, девятый выход блока управления соединен с входом управления арифметического блока, третий вход разрешения записи которого соединен с десятым выходом блока управления, одиннадцатый выход которого соединен с вторым входом элемента ИЛИ.