универсальный генератор сигналов произвольной формы

Формула изобретения

Универсальный генератор сигналов произвольной формы, содержащий регистр частоты, регистр ширины спектра, регистр количества гармоник, генератор тактовых импульсов, счетчик адреса, триггер, первую схему сравнения, три мультиплексора, три блока памяти, первый и второй сумматоры, три умножителя, счетчик периода, причем входы задания параметров частоты и ширины спектра генератора являются информационными входами регистра частоты и регистра ширины спектра соответственно, выход регистра частоты подключен к первому информационному входу первого мультиплексора, выход которого подключен к первому информационному входу первого сумматора, выход первого блока памяти подключен к первому информационному входу второго мультиплексора, отличающийся тем, что в него введены регистр временной задержки, регистр периода синхронизации, вторая схема сравнения, регистр амплитуды, элемент ИЛИ, дешифратор управлений, первый и второй регистры, дешифратор состояний, третий, четвертый и пятый сумматоры, блок постоянной памяти, преобразователь код - напряжение и аналоговый фильтр, выход которого является выходом генератора, причем выход генератора тактовых импульсов подключен к счетному входу счетчика адреса, первый выход которого подключен к входу дешифратора управлений, первый выход которого подключен к синхровходам регистров частоты, ширины спектра, количества гармоник, амплитуды, временной задержки, периода синхронизации и третьего умножителя, второй выход счетчика адреса подключен к входу дешифратора состояний, выход первого регистра подключен к второму информационному входу первого мультиплексора, управляющий вход которого подключен к второму выходу дешифратора управлений, выход регистра ширины спектра подключен к второму информационному входу первого сумматора, выход которого подключен к информационному входу первого регистра и первым информационным входам второго сумматора и второго умножителя, второй информационный вход которого поключен к выходу регистра временной задержки, выход второго умножителя подключен к первому информационному входу третьего сумматора, второй информационный вход которого подключен к информационному входу первого блока памяти и выходу второго сумматора, второй информационный вход которого подключен к выходу второго мультиплексора, второй информационный вход которого подключен к входу логического нуля генератора, третий выход счетчика адреса подключен к первому входу первой схемы сравнения, управляющий вход второго мультиплексора подключен к выходу триггера, вход сброса которого подключен к первому входу элемента ИЛИ и выходу первой схемы сравнения, второй вход которой подключен к выходу регистра количества гармоник, информационный вход которого является входом задания временной задержки сигнала генератора, вход задания периода синхронизации которого подключен к информационному входу регистра периода синхронизации, выход которого подключен к первому входу второй схемы сравнения, второй вход которой подключен к выходу счетчика периода, счетный вход которого подключен к четвертому выходу счетчика адреса, выход второй схемы сравнения подключен к входу сброса счетчика периода и является выходом признака синхронизации задержки сигнала генератора, входы задания фаз и амплитуд гармоник генератора подключены к информационным входам второго и третьего блоков памяти соответственно, выходы которых подключены к первым информационным входам четвертого сумматора и первого умножителя соответственно, выход третьего сумматора подключен к второму информационному входу четвертого сумматора, выход которого подключен к информационному входу блока постоянной памяти, выход которого подключен к второму информационному входу первого умножителя, первый информационный вход третьего мультиплексора подключен к шине логического нуля генератора, третий выход счетчика адреса подключен к адресным входам первого, второго и третьего блоков памяти, вход синхронизации задержки сигнала генератора подключен к информационному входу триггера и второму входу элемента ИЛИ, выход которого подключен к входу сброса счетчика адреса, выход первого умножителя подключен к первому информационному входу пятого сумматора, второй информационный вход которого подключен к выходу третьего мультиплексора, управляющий вход которого подключен к третьему выходу дешифратора управлений, выход второго регистра подключен к второму информационному входу третьего мультиплексора, выход пятого сумматора подключен к первому информационному входу третьего умножителя, второй информационный вход которого подключен к выходу регистра амплитуды, вход амплитуды сигнала генератора подключен к информационному входу регистра амплитуды, выход третьего умножителя подключен к входу преобразователя код - напряжение, выход которого подключен к входу аналогового фильтра, вход синхронизации третьего умножителя подключен к первому выходу дешифратора управлений, первый выход дешифратора состояний подключен к синхровходам четвертого сумматора и второго регистра, информационный вход которого подключен к выходу пятого сумматора, второй выход дешифратора состояний подключен к синхровходу первого сумматора, третий выход дешифратора состояний подключен к синхровходам второго сумматора и второго умножителя, четвертый выход дешифратора состояний подключен к входу управления записью-чтением первого блока памяти и синхровходу пятого сумматора.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может найти применение в генераторах сигналов сложной формы, а также в моделирующих системах, предназначенных для исследования радиотехнических систем.

На фиг.1 представлена функциональная схема устройства; на фиг.2 временные диаграммы управляющих сигналов устройства; на фиг.3 временные диаграммы тактирующих сигналов устройства.

Устройство содержит генератор тактовых импульсов 1, счетчик адреса 2, дешифратор управлений 3, дешифратор состояний 4, элемент ИЛИ 5, триггер 6, второй мультиплексор 7, первый блок памяти 8, второй блок памяти 9, третий блок памяти 10, регистр частоты 11, первый мультиплексор 12, первый сумматор 13, второй сумматор 14, третий сумматор 15, четвертый сумматор 16, регистр ширины спектра 17, первый регистр 18, второй умножитель 19, блок постоянной памяти 20, первый умножитель 21, регистр количества гармоник 22, первую схему сравнения 23, третий мультиплексор 24, пятый сумматор 25, третий умножитель 26, преобразователь код-напряжение 27, аналоговый фильтр 28, регистр временной задержки 29, счетчик периода 30, второй регистр 31, регистр амплитуды 32, регистр периода синхронизации 33, вторую схему сравнения 34.

Информационные входы регистра частоты 11, регистра ширины спектра 17, регистра количества гармоник 22, регистра временной задержки 29, регистра амплитуды 32, регистра периода синхронизации 33 являются входами задания параметров сигнала частоты, ширины спектра, количества гармоник спектра, временной задержки, амплитуды и периода синхронизации соответственно. Информационные входы второго и третьего блоков памяти 9, 10 являются входами задания фаз и амплитуд гармоник устройства. Вход элемента ИЛИ 5 является входом синхронизации задержки сигнала устройства. Выход второй схемы сравнения 34 является выходом синхронизации задержки сигнала устройства. Выход аналогового фильтра 28 является выходом устройства.

Выход генератора тактовых импульсов 1 подключен к счетному входу счетчика адреса 2. Первый выход счетчика адреса 2 подключен к входу дешифратора управлений 3. Второй выход счетчика адреса 2 подключен к входу дешифратора состояний 4. Третий выход счетчика адреса 2 подключен к второму входу первой схемы сравнения 23 и адресным входам первого, второго и третьего блоков памяти 8, 9, 10. Четвертый выход счетчика адреса 2 подключен к счетному входу счетчика периода 30. Первый выход дешифратора управлений 3 подключен к тактовым входам регистров частоты 11, ширины спектра 17, количестве гармоник 22, амплитуды 32, периода синхронизации 33, третьего умножителя 26. Второй выход дешифратора управлений 3 подключен к управляющему входу первого мультиплексора 12. Третий выход дешифратора управлений 3 подключен к управляющему входу третьего мультиплексора 24, первый информационный вход которого подключен к нулевой шине. Первый вход элемента ИЛИ 5 подключен к второму входу триггера 6, выход которого подключен к управляющему входу второго мультиплексора 7, первый информационный вход которого подключен к нулевой шине. Второй вход элемента ИЛИ 5 подключен к выходу первой схемы сравнения 23 и первому входу триггера 6. Выход элемента ИЛИ 5 подключен к обнуляющему входу счетчика адреса 2. Выход регистра частоты 11 подключен к первому информационному входу первого мультиплексора 12, выход которого подключен к первому входу первого сумматора 13, выход которого подключен к первому входу второго сумматора 14, второму входу второго умножителя 19 и входу первого регистра 18, выход которого подключен к второму информационному входу первого мультиплексора 12. Выход регистра ширины спектра 17 подключен к второму входу первого сумматора 13. Выход регистра количества гармоник 22 подключен к первому входу первой схемы сравнения 23. Выход регистра временной задержки 29 подключен к первому входу второго умножителя 19. Второй вход второго сумматора 14 подключен к выходу второго мультиплексора 7, второй информационный вход которого подключен к выходу первого блока памяти 8, информационный вход которого подключен к выходу второго сумматора 14 и второму входу третьего сумматора 15, первый вход которого подключен к выходу второго умножителя 19.

Выход третьего сумматора 15 подключен к первому входу четвертого сумматора 16, второй вход которого подключен к выходу второго блока памяти 9. Выход четвертого сумматора 16 подключен к входу блока постоянной памяти 20, выход которого подключен к первому входу первого умножителя 21, второй вход которого подключен к выходу третьего блока памяти 10. Выход первого умножителя 21 подключен к первому входу пятого сумматора 25, выход которого подключен к второму входу третьего умножителя 26 и входу второго регистра 31, выход которого подключен к второму информационному входу третьего мультиплексора 24, выход которого подключен к второму входу пятого сумматора 25. Выход регистра амплитуды 32 подключен к первому входу третьего умножителя 26, выход которого подключен к входу преобразователя код-напряжение 27, выход которого подключен к входу аналогового фильтра 28. Выход счетчика периода 30 подключен к первому входу второй схемы сравнения 34, второй вход которой подключен к выходу регистра периода синхронизации 33. Выход второй схемы сравнения 34 подключен к обнуляющему входу счетчика периода 30. Первый выход дешифратора состояний 4 подключен к тактовым входам четвертого сумматора 16 и второго регистра 31. Второй выход дешифратора состояний 4 подключен к тактовому входу первого сумматора 13. Третий выход дешифратора состояний подключен к тактовым входам регистра 18, второго сумматора 14, второго и первого умножителей 19, 21. Четвертый выход дешифратора состояний подключен к тактовым входам первого блока памяти 8, третьего и пятого сумматора 15, 25.

Все блоки устройства являются стандартными электронными блоками.

Устройство работает следующим образом.

Устройство реализует модели сигналов S, соответствующие математическому описанию

S(t) Aa_icos[+i)(t-)+_i] (1) где t текущее время;

А амплитуда сигнала;

i порядковый номер гармонической составляющей сигнала;

n количество гармоник;

a_i, _i нормированные амплитуда и фаза i-й гармоники, определяемые законом модуляции формируемого сигнала;

+i частота i-й гармоники;

- частота, определяющая среднюю частоту сигнала;

- частотный сдвиг, определяющий ширину спектра и среднюю частоту сигнала;

- временная задержка сигнала.

Параметры сигнала (1) хранятся в следующих блоках устройства. Частота в регистре частоты 11, частотный сдвиг в регистре ширины спектра 17, количество гармоник n в регистре количества гармоник 22, временная задержка сигнала в регистре временной задержки 29, амплитуда А хранится в регистре амплитуды 32.

Блоки устройства (см. фиг.1) работают под управлением управляющих (см. фиг.2) и тактирующих (см. фиг.3) импульсов, вырабатываемых дешифраторами управлений 3 и состояний 4. При этом генератор тактовых импульсов 1 вырабатывает равномерную последовательность импульсов, которая подается на счетный вход счетчика адреса 2. Счетчик адреса 2 последовательно изменяет свои состояния. Сигналы с двух младших разрядов счетчика адреса 2 подаются на дешифратор состояний 4. На четырех выходах дешифратора состояний формируются сдвинутые тактирующие последовательности импульсов a, b, c, d (см. фиг.3) с периодом равным длительности формирования полной фазы i-й гармоники. Последовательности подаются на тактовые входы соответствующих блоков. Совокупность всех разрядных сигналов счетчика адреса 2 подается на дешифратор управлений 3, на трех выходах которого формируются сигналы (см. фиг.2) U₁ (синфазно импульсу а), U₂ (синфазно импульсу В), U₃ (синфазно импульсу d). По длительности сигналы U₁, U₂, U₃ pавны тактирующим, но имеют период повторения Т_о, который равен времени обработки одного значения дискретного сигнала S[kT_o] (k 1,2, порядковый номер значения сигнала).

Задержка сигнала на временной интервал производится в устройстве относительно внешнего сигнала синхронизации С_вх, подаваемого на вход элемента ИЛИ 5 в виде короткого импульса с периодом Т, равным периоду повторения сигнала S. Устройство вырабатывает и собственный внутренний сигнал синхронизации С_вых, снимаемый с второй схемы сравнения 34, относительно которого отмеряется задержка В режиме внутренней синхронизации сигнал С_вых должен быть подан в качестве входного С_вх на элемент ИЛИ 5.

Начальная установка устройства производится с приходом сигнала С_вх. По этому сигналу производится установка триггера 6 и обнуление состояния счетчика адреса 2. Обнуление счетчика адреса 2 происходит также каждый раз на k-м шаге после окончания вычисления текущего отсчета дискретного сигнала S[kT_o] При этом сигнал с выхода первой схемы сравнения 23 подается через элемент ИЛИ 5 на обнуляющий вход счетчика адреса 2.

Формирование k-го значения сигнала S в текущий момент времени t kT_o происходит следующим образом. После обнуления счетчика адреса 2 сигналом с выхода первой схемы сравнения 23, означающим начало нового цикла k по формированию сигнала S, дешифратор управлений 3 вырабатывает управляющий сигнал U₁ (см. фиг. 2). По этому сигналу производится запись новой информации (параметров сигнала), подаваемого в устройство извне в регистры 11, 17, 22, 28, 31, 32. Затем начинается вычисление полных фаз i ( +i )(kT_o- ) _i гармонических составляющих i 1,2,n сигнала (1), начиная с i 1. Номер гармоники определяет состояние счетчика адреса 2, передаваемое по его третьему выходу.

Первый сумматор 13 в i-м цикле (i 1) следования тактирующих импульсов a, b, c, d вычисляет значение (+i )T_o в такте b путем суммирования выходного значения ( +(i-1) )T_o регистра 18, поданного через первый мультиплексор 12 на первый вход первого сумматора 13 с величиной Т_о, поступающей на второй вход первого сумматора 13 с выхода регистра ширины спектра 17. По такту c вычисленное значение (+i )T_oзаписывается для буферного хранения в регистр 18. Так выполняется циклическое вычисление частоты i-й гармоники. Цикл формирования первой гармоники (i 1) является особенным. Во время его протекания управляющим сигналом U₂, снимаемым с второго выхода дешифратора управлений 3, первый мультиплексор 12 подключает к входу первого сумматора 13 не регистр 18, а регистр частоты 11 и по такту b вычисляется величина ( + )T_o.

Значение ( +i )T_o в i-м цикле с выхода первого сумматора 13 подается первый вход второго сумматора 14. На второй вход второго сумматора 14 подается через второй мультиплексор 7 содержимое (+i )(k-1)T_o i-й ячейки первого блока памяти 8, адрес которой задал счетчик адреса 2. В такте с производится суммирование числовых значений, установленных на входах второго сумматора 17 и вычисляется переменная фаза (+i )kT_o i-й гармоники на k-м шаге. Ограничение этой фазы областью допустимых значений [0,2 ] производится за счет ограничения емкости (разрядной сетки) второго сумматора 14. По такту d вычисленная фаза (+i )kT_o записывается в ячейку i первого блока памяти 8 для временного хранения и использования на следующем шаге k формирования сигнала S[kT_o]

Шаг k 1 является особенным. Он начинается с приходом синхронизирующего сигнала C_вх, по которому устанавливается триггер 6, подключающий выход мультиплексора 7 к нулевой шине. Тогда второй сумматор 14 к значению (+i )T_o, снимаемому с выхода первого сумматора 13, прибавляет 0 и образуется сумма ( +i )T_o, соответствующая k 1 началу периода Т по формированию новых значений сигнала S. Триггер 6 будет сброшен и отключит второй мультиплексор 7 от нулевой шины после того, как счетчик адреса 2 пройдет последовательно все состояния от i 1 до i n на шаге k 1. Состояние i n+1 счетчика адреса 2 регистрируется первой схемой сравнения 23, которая непрерывно сравнивает состояние счетчика адреса 2 со значением n+1, передаваемым из регистра количества гармоник 22. В момент, когда i n+1 первая схема сравнения 23 вырабатывает выходной сигнал, который и сбрасывает триггер 6, который подключает выход второго мультиплексора 7 на выход первого блока памяти 8. Это означает переход на второй шаг k 2 формирования дискретного сигнала S[kT_o]

Переменная фаза i-й гармоники на k-м шаге ( +i )kT_o складывается в третьем сумматоре 15 в такте d с постоянной фазой ( +i ) Образование постоянной фазы производится вторым умножителем 19, который перемножает в такте с выходное значение (+i )T_o первого сумматора 13 с величиной пропорциональной передаваемой из регистра временной задержки 29.

На выходе третьего сумматора 15 формируется фаза (+i )(kT_o- ), которая передается на первый вход четвертого сумматора 16. На второй вход четвертого сумматора 16 поступает фаза _i из i-й ячейки второго блока памяти 9 (запись значений _i во второй блок памяти 9 производится под управлением внешних сигналов). Четвертый сумматор 16 по такту а выполняет суммирование входных чисел и таким образом вычисляет полную фазу _i ( +i )(kT_o- ) + _i i-й гармоники.

Полная фаза _i гармоники i, которая может меняться в пределах [0,2 ] подается на адресный вход постоянного блока памяти 20. В ячейках блока 20 записаны тригонометрические значения функции cos для разных значений аргумента в пределах [0,2 ] С выхода блока постоянной памяти 20 снимается дискретный гармонический сигнал cos _i и передается на первый вход первого умножителя 21. На второй вход умножителя 21 подается нормиpованная величина амплитуды a_i i-й гармоники (запись величин a_i в третий блок памяти 10 производится под действием внешних сигналов). По такту с выполняется перемножение значений и образуется величина a_icos _i, подаваемая на первый вход пятого сумматора 25.

Пятый сумматор 25 выполняет суммирование гармонических составляющих, вырабатывая по такту d в i-м цикле значение

a_jcos_j.

При этом величина a_jcos_j передаваемая по первому входу сумматора 25, складывается с величиной a_jcos_j, передаваемой на второй вход сумматора 25 через мультиплексор 24 с второго регистра 31. Значение суммы запоминается во втором регистре 31 по такту а. После окончания n циклов в сумматоре 25 образуется сумма a_jcos_j, с точностью до амплитуды в цифровом виде соответствующая модели сигнала (1). В цикле i 1 значение суммы, накопленное во втором регистре 31 на предыдущем шаге k-1 формирования дискретного сигнала S[kT_o] сбрасывается в ноль путем подключения на один такт второго входа сумматора 25 к нулевой шине третьим мультиплексором 24 по сигналу U₃ (см. фиг.2), снимаемому с третьего выхода дешифратора управлений 3.

Величина a_jcos_j подается на второй вход третьего умножителя 26, на первый вход которого подается значение параметра амплитуды А с выхода регистра амплитуды 32. Третий умножитель производит умножение входных величин под действием управляющего сигнала U₁. На выходе третьего умножителя образуется цифровой дискретный сигнал S[kT_o] Aa_jcos_j. Цифровой сигнал трансформируется в аналоговое напряжение с помощью преобразователя код-напряжение 27 и подается на аналоговый фильтр 28. Аналоговый фильтр 28 отфильтровывает ступенчатую помеху, вызванную дискретным характером цифрового формирования сигнала. Выходное напряжение аналогового фильтра 28 является выходным сигналом S(t) устройства, адекватным модели (1).

При работе устройства в режиме внутренней синхронизации период формируемого сигнала Т определяется заданным числовым значением, записываемым в регистр периода синхронизации 33. Вторая схема сравнения 34 непрерывно сравнивает текущее состояние счетчика периода 30, пропорциональное kT_o, с содержимым Т регистра периода синхронизации 33. При достижении счетчиком периода 30 величины Т вторая схема сравнения 34 вырабатывает выходной сигнал, обнуляющий счетчик периода 30. Этот сигнал используется в качестве выходного синхросигнала С_вых, относительно которого изменяется временная задержка формируемого сигнала S(t).

Использование предложенного устройства позволяет расширить область его применения за счет генерации сигналов произвольной формы с регулируемой временной задержкой. Устройство полностью реализовано на цифровых элементах и позволяет сформировать сигнал с заданными параметрами с высокой точностью. Управляемыми параметрами формируемого в реальном времени сигнала является средняя частота, ширина спектра, количество спектральных составляющих, временная задержка, амплитуда. Может быть полностью изменен характер и вид модулированного по произвольным законам сигнала. Легко выполняется спектральная аттестация напряжения сигнала.

Предлагаемое устройство может найти широкое применение в качестве генератора сигналов сложной формы.