суммирующее устройство

Формула изобретения

СУММИРУЮЩЕЕ УСТРОЙСТВО, содержащее первый и второй запоминающие блоки, отличающееся тем, что в него введены группа из n запоминающих блоков (где n

количество слагаемых), последовательный сумматор, первый и второй блоки суммирования и группа блоков суммирования, причем все блоки суммирования группы состоят из сумматора и регистра, информационные входы которого соединены с выходами сумматора, включая выход переноса сумматора, выход младшего разряда регистра i-го блока суммирования группы подключен к i-му (где i 1,2, n) адресному входу второго запоминающего блока, остальные выходы регистра соединены с входами первого слагаемого сумматора, входы второго слагаемого i-го сумматора являются входами i-го блока суммирования группы, входы первого блока суммирования соединены с выходами старших разрядов первого запоминающего блока, выход младшего разряда которого соединен с первым входом последовательного сумматора, второй вход которого соединен с выходом младшего разряда второго запоминающего блока, выходы старших разрядов которого соединены с входами второго блока суммирования, выход последовательного сумматора является выходом устройства, входы i-го блока суммирования группы соединены с выходами разрядов, кроме младшего, i-х запоминающих блоков группы, выходы младших разрядов которых соединены с адресными входами первого запоминающего блока, стробирующие входы последовательного сумматора и всех регистров соединены с входом тактовых импульсов устройства, выходы первого и второго блоков суммирования соединены с (n + 1)-м и (n + 2)-м адресными входами соответственно второго запоминающего блока.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки потоков числовой информации и спецпроцессорах для вычисления функций.

Наиболее близким к предлагаемому является суммирующие устройство [1] содержащее постоянный запоминающий блок, ассоциативный запоминающий блок, первую и вторую группы элементов задержки, первую, вторую и третью группы элементов И и элемент И, причем первый разрядный выход ассоциативного запоминающего блока является выходом суммы устройства, остальные разрядные выходы ассоциативного запоминающего блока через соответствующие элементы задержки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к первой шине синхронизации устройства, а выходы к соответствующим входам опроса первой группы ассоциативного запоминающего блока, адресные входы постоянного запоминающего блока соединены с выходами соответствующих элементов И второй группы, первые входы которых соответственно соединены с входами слагаемых устройств, а вторые входы с второй шиной синхронизации устройства, первый разрядный выход постоянного запоминающего блока соединен с первым входом элемента И, второй вход которого подключен к первой шине синхронизации устройства, а выход соединен с входом опроса второй группы ассоциативного запоминающего блока, остальные разрядные выходы постоянного запоминающего блока через соответствующие элементы задержки второй группы соединены с первыми входами элементов И третьей группы, вторые входы которых подключены к первой шине синхронизации устройства, а выходы соединены с соответствующими входами опроса третьей группы ассоциативного запоминающего блока.

Однако для этого устройства характерны большие аппаратурные затраты, резко возрастающие при увеличении количества слагаемых.

Целью изобретения является сокращение аппаратурных затрат суммирующего устройства за счет разбиения слагаемых по группам.

Поставленная цель достигается тем, что в суммирующее устройство, содержащее первый и второй запоминающие блоки, введены группа запоминающих блоков, последовательный сумматор, первый и второй блоки суммирования и группа блоков суммирования, причем блоки суммирования состоят из сумматора и регистра, входы которого подсоединены к выходам, включая выход переноса сумматора, выход младшего разряда регистра, определяемый сумматором, подключен к адресному входу второго запоминающего блока, остальные выходы регистра соединены с входами первого слагаемого сумматора, входы второго слагаемого которого являются входами блоков суммирования, на входы первого блока суммирования поданы старшие разряды первого запоминающего блока, младший выходной разряд которого соединен с первым входом последовательного сумматора, на второй вход которого подан выход младшего разряда второго запоминающего блока, старшие разряды которого соединены с входами второго блока суммирования, выход последовательного сумматора является выходом устройства, на входы блоков суммирования группы поданы выходные разряды, кроме младшего запоминающих блоков группы, младшие разряды которых соединены с адресными входами первого запоминающего блока, стробирующие входы последовательного сумматора и всех регистров объединены и являются входом тактовых импульсов устройства.

Сопоставительный анализ предлагаемого устройства с прототипом показывает, что предлагаемое устройство отличается наличием группы запоминающих блоков, последовательного сумматора, первого и второго блоков суммирования, группы блоков суммирования и новыми связями между элементами.

Таким образом, предлагаемое устройство соответствует критерию изобретения "новизна".

Сравнение предлагаемого устройства с другими техническими решениями показывает, что блоки, входящие в структуру устройства, известны, но связи между ними создают новые свойства, обеспечивающие сокращение аппаратурных затрат устройства за счет разбиения слагаемых по группам, что позволяет сделать вывод о соответствии технического решения критерию "существенные отличия".

На чертеже представлена структура суммирующего устройства.

Устройство содержит запоминающие блоки 1 и 2, группу запоминающих блоков 3.1-3.n, последовательный сумматор 4, блоки суммирования 5 и 6, группу блоков суммирования 7.1-7,n, которые состоят из сумматоров 8 и регистров 9.

На чертеже указаны информационные входы 10.1-10.n слагаемых устройства, шина 11 синхронизации и выход 12 результата.

Все запоминающие блоки устройства содержат информацию в двоичном коде о количестве единиц на адресных входах. Разрядные срезы слагаемых подаются на входы 10,1-10. n последовательно и синхронно с фронтом тактового импульса, поступающего на вход 11. Каждый из запоминающих блоков 3.1-3.n группы формирует сумму по модулю два (младший разряд выходного слова) и количество единиц переноса (старшие разряды выходного слова) разрядного среза соответствующей группы слагаемых. Младшие разряды подаются для дальнейшего суммирования на запоминающий блок 1, где также формируются сумма по модулю два и переносы в старшие разряды. Таким образом, младший разряд выходного слова запоминающего блока 1 является суммой по модулю всех разрядных срезов, подаваемых на входы 10.1-10.n, и подается на один из входов последовательного сумматора 4 для формирования выходного разряда суммы.

Блоки суммирования 5,6,7.1-7.n предназначены для накопления переносов в старшие разряды и выдачи в каждом такте работы устройства младших разрядов всех переносов. Накопление происходит путем сложения сумматором 8 очередного переноса и старших разрядов регистра 9 и записи результата сложения в регистр 9. Запись в регистр 9 осуществляется по срезам тактовых импульсов шины 11, т. е. в конце каждого такта работы устройства, так как скважность импульсов шины 11 должна быть близкой к единице. Младший разряд регистра 9 не участвует в суммировании, но в него производится запись соответствующего разряда накопленного переноса с выходов сумматора 8. Поэтому младший разряд регистра 9 в каждом такте вытесняется из блока суммирования для обработки в запоминающем блоке 2, который, как и другие запоминающие блоки устройства, но такт позже, формирует сумму по модулю два и переносы в старшие разряды, которые накапливаются в блоке суммирования 5. Младший разряд (сумма по модулю два) выходного слова запоминающего блока 2 подается на второй вход последовательного сумматора 8 для формирования следующего разряда суммы. Последовательный сумматор 8 работает также по сразу тактового импульса шины 11.

Положительный эффект предлагаемого устройства состоит в сокращении аппаратурных затрат, которое достигается разбиением слагаемых по группам. Так, при количестве слагаемых, равном 25, и разбиением на группы по 5 слагаемых, затраты устройства составляют 1088 бит, в то время как прототип предлагаемого устройства содержит 469777980 бит памяти.