цифровой частотный дискриминатор

Формула изобретения

ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР, содержащий входной амплитудный ограничитель, последовательно соединенные генератор опорного сигнала и фазовращатель на 90^o и первый и второй каналы, каждый из которых содержит последовательно соединенные перемножитель, первый счетный триггер и первый элемент И, последовательно соединенные первый формирователь импульсов, вход которого подключен к выходу первого счетного триггера, и второй элемент И, последовательно соединенные инвертор, вход которого подключен к выходу перемножителя, второй счетный триггер и третий элемент И, последовательно соединенные второй формирователь импульсов, вход которого подключен к выходу счетного триггера, и четвертый элемент И, а также элемент ИЛИ, подключенный к выходам первого четвертого элементов И, при этом выход входного амплитудного ограничителя подключен к первым выходам перемножителей первого и второго каналов, выход генератора опорного сигнала и выход фазовращателя на 90^o соответственно к вторым входам перемножителей первого и второго каналов, вторые входы первого и второго элементов И первого канала подключены соответственно к выходам второго формирователя импульсов и первого счетного триггера второго канала, вторые входы первого и второго элементов И второго канала к выходам первого счетного триггера и второго формирователя импульсов первого канала, вторые входы третьего и четвертого элементов И одного канала подключены соответственно к выходам первого формирователя импульсов и второго счетного триггера другого канала, отличающийся тем, что, с целью уменьшения неравномерности дискриминационной характеристики при небольших отклонениях частоты сигнала от переходной частоты при сохранении диапазона частот, в него введены последовательно соединенные первый дополнительный элемент И, входы которого подключены к выходам элементов ИЛИ первого и второго каналов, и дополнительный инвертор, второй и третий дополнительные элементы И, первые входы которых подключены к выходам элементов ИЛИ первого и второго каналов соответственно, а вторые входы к выходу дополнительного инвертора, первый дополнительный элемент ИЛИ и знаковый триггер, входы которых подключены к выходам второго и третьего дополнительных элементов И, N-разрядный реверсивный счетчик, блок управления, включенный между выходом генератора опорного сигнала и тактовым входом N-разрядного реверсивного счетчика и выполненный в виде последовательно соединенных триггера Шмидта, делителя частоты и формирователя импульсов, первый и второй n-входовые элементы И, входы которых подключены соответственно к прямым и инверсным выходам (N n)-х старших разрядов N-разрядного реверсивного счетчика, управляющий триггер, входы которого подключены к выходам первого и второго n-разрядных элементов И, реверсивный счетчик с ограничением счета, второй дополнительный элемент ИЛИ, входы которого подключены к выходам первого и второго n-входовых элементов И, четвертый дополнительный элемент И, входы которого подключены соответственно к выходам блока управления и второго дополнительного элемента ИЛИ, а выход к тактовому входу реверсивного счетчика с ограничением счета, вход направления счета которого соединен с выходом управляющего триггера, а также блок согласования времени отсчета, вход и тактовый вход которого подключены соответственно к выходам первого дополнительного элемента ИЛИ и блока управления, и последовательно соединенные регистр сдвига, вход и тактовый вход которого подключены соответственно к выходам блока управления и блока согласования времени отсчета, мультиплексор, адресный вход которого подключен к выходу реверсивного счетчика с ограничением счета, являющемуся выходом кода наклона дискриминационной характеристики, выходы мультиплексора и блока согласования времени отсчета подключены соответственно к суммирующему и вычитающему входам N-разрядного реверсивного счетчика, входы установки блока согласования времени отсчета, регистра сдвига, N-разрядного реверсивного счетчика, управляющего триггера и реверсивного счетчика с ограничением счета являются входом установки цифрового частотного дискриминатора, выход знакового триггера выходом знака, а выходы разрядов N-разрядного реверсивного счетчика выходом цифрового частотного дискриминатора.

Описание изобретения к патенту

Изобретение относится к радиотехнике и может использоваться в радиолокационных системах и системах связи для измерения частоты непрерывного или амплитудно-модулированного сигнала, принимаемого на фоне шумов.

Известно устройство, являющееся аналогом (авт. св. СССР N 697941, кл. H 03 D 13/00, 1987) и позволяющее измерять частоту в цифровом виде. Онo содержит два ограничителя, подключенных к соответствующим входным шинам устройства, выход первого ограничителя соединен с входами четырех схем И, вторые входы которых подключены к выходам генератора опорных сигналов, а выходы схем И соединены с соответствующими входами двух триггеров, выходы которых соединены с соответствующими входами двух схем 4И-ИЛИ непосредственно и через формирователи, выходы схем 4И-ИЛИ через схему ИЛИ соединены с первым выходом устройства, а выход второго ограничителя подключен к входам двух схем И, вторые входы которых соединены с соответствующими выходами генератора, а их выходы подключены в одном канале прямо, а во втором через инвертор к первым входам двух схем И, вторые входы которых соединены с первыми входами соответствующих триггеров, а выходы подключены к входам третьего триггера, выходы которого являются вторым и третьим выходами устройства.

Данное устройство обладает способностью определять разность частот входного колебания и опорного, генерируемого генератором, а также знак рассогласования, однако для определения знака рассогласования необходим дополнительный разностный канал.

Известно устройство, являющееся прототипом (Лихарев В.А. Цифровые методы и устройства в радиолокации. М. Сов. Радио, 1973, с. 276, рис. 3.24) и содержащее ограничитель, соединенный по входу с шиной входных сигналов, а по выходу с входами двух перемножителей, вторые входы которых соединены с генератором опорной частоты в одном канале непосредственно, а в другом через фазосдвигающую на /2 цепь, выходы перемножителей подключены непосредственно и через инверторы к входам триггеров со счетным входом своих каналов, выходы триггеров со счетным входом подключены к входам формирователей и к соответствующим первым входам схем И, вторые входы которых соединены с выходами соответствующих формирователей, а выходы схем И подключены к соответствующим входам двух четырехвходовых схем ИЛИ, выходы которых соединены с входами реверсивного счетчика, выходы разрядов которого являются выходами устройства.

Недостатком данного устройства является то, что реверсивный счетчик позволяет снимать информацию только в определенные моменты времени, определяемые его разрядностью, после чего он должен быть установлен в исходное состояние, т.е. устройство является измерителем циклического действия.

Целью изобретения является уменьшение неравномерности дискриминационной характеристики при небольших отклонениях частоты сигнала от переходной частоты с сохранением диапазона частот.

Поставленная цель достигается тем, что в цифровой частотный дискриминатор, содержащий амплитудный ограничитель, генератор опорного сигнала, фазовращатель на 90^о, первый и второй каналы, каждый из которых содержит последовательно включенный перемножитель, первый счетный триггер и первый элемент И, последовательно включенные первый формирователь импульсов и второй элемент И, выход которого соединен с вторым входом элементa ИЛИ, последовательно включенные инвертор, второй счетный триггер и третий элемент И, выход которого соединен с третьим входом элемента ИЛИ, и последовательно включенные второй формирователь и четвертый элемент И, выход которого соединен с четвертым входом элемента ИЛИ, при этом выход амплитудного ограничителя соединен с сигнальными входами перемножителей обоих каналов, выход генератора опорного сигнала соединен с опорным входом перемножителя первого канала непосредственно, а с опорным входом перемножителя второго канала через фазовращатель на 90^о, в каждом из каналов выход перемножителя соединен с входом инвертора, выход счетного триггера соединен с входом первого формирователя импульсов своего канала и с вторым входом второго элемента И другого канала, а выход второго счетного триггера соединен с входом второго формирователя импульсов своего канала и с вторым входом четвертого элемента И другого канала, выход первого формирователя импульсов одного канала соединен с вторым входом элемента И другого канала, а выход второго формирователя импульсов одного канала соединен с вторым входом первого элемента И другого канала, выходы элементов ИЛИ обоих каналов соединены с входами первого дополнительного элемента И и с первым входами второго и третьего дополнительных элементов И, вторые входы которых объединены и соединены через инвертор с выходом первого дополнительного элемента И, выходы второго и третьего дополнительных элементов И соединены с входами элемента ИЛИ и входами знакового триггера, выход которого является выходом знака цифрового частотного дискриминатора, выход опорного генератора подключен к входу блока управления, состоящего из последовательно соединенных триггера Шмидта, делителя частоты и формирователя импульсов, выход первого дополнительного элемента ИЛИ соединен с входом блока согласования времени отсчетов, его выход подключен к суммирующему входу N-разрядного реверсивного счетчика и к входу регистра сдвига, тактовые входы блока согласования времени отсчетов, регистра сдвига и N-разрядного реверсивного счетчика объединены и соединены с выходом блока управления, выходы регистра сдвига соединены с сигнальными входами мультиплексора, сигнальный выход которого соединен с вычитающим входом N-разрядного реверсивного счетчика, выходы которого являются выходами цифрового частотного дискриминатора, к прямым выходам n старших разрядов подключен первый n-входовый элемент И, второй n-входовый элемент И подключен к инверсным выходам этих же старших разрядов, а выходы n-входовых элементов И соединены с соответствующими входами управляющего триггера, установочный вход которого соединен с установочными входами блока согласования времен отсчетов, N-разрядного реверсивного счетчика, реверсивного счетчика с ограничением счета и соединен с шиной установки нуля (начального состояния), выход управляющего триггера соединен с входом управления направлением счета реверсивного счетчика с ограничением счета, тактовый вход которого соединен с выходом второго дополнительного элемента И, первый вход которого соединен с выходом блока управления, второй вход соединен с выходом второго дополнительного элемента ИЛИ, входы которого подключены к входам n-входовых элементов И, а выходы реверсивного счетчика с ограничением счета соединены с адресными входами мультиплексора и являются выходом кода наклона дискриминационной характеристики.

Сравнение предлагаемого технического решения с прототипом позволяет сделать вывод, что оно соответствует критерию "новизна". При изучении других известных технических решений в данной области техники признаки, отличающие заявляемое изобретение от прототипа, не были выявлены и потому они соответствуют критерию "существенные отличия". Положительный эффект достигается за счет введения дополнительных узлов блока регистра сдвига, N-разрядного реверсивного счетчика, двух n-входовых элементов И, триггера управления, реверсивного счетчика с ограничением счета, элемента И и элемента ИЛИ, что позволяет повысить точность измерения частоты в районе переходной частоты дискриминационной характеристики цифрового частотного дискриминатора.

На чертеже представлена структурная электрическая схема предлагаемого цифрового частотного дискриминатора.

Цифровой частотный дискриминатор содержит амплитудный ограничитель 1, генератор 2 опорного сигнала, фазовращатель 3 на 90^о N-разрядного реверсивного счетчика 4, блок управления 5, дополнительные элементы И 6, 7, 8, инвертор 9, первый дополнительный элемент ИЛИ 10, знаковый триггер 11, первый 12 и второй 13 каналы, каждый из которых содержит перемножитель 14, инвертор 15, первый 16 и второй 17 счетные триггеры, первый 18 и второй 19 формирователи импульсов, элементы И 20-23 и элемент ИЛИ 24; входящие в состав блока управления 5 триггер 25 Шмидта, делитель 26 частоты и формирователь 27 импульсов; блок 28 согласования времен отсчетов, регистр сдвига 29, первый 30 и второй 31 n-входовые элементы И, управляющий триггер 32 реверсивного счетчика 33 с ограничением счета, мультиплексор 34, второй дополнительный элемент ИЛИ 35, второй дополнительный элемент И 36.

Работает цифровой частотный дискриминатор следующим образом.

Положим, что перед началом работы блоки и узлы 4, 28, 29, 32, 33 установлены в нулевое (начальное) состояния по шинам установки нуля. Пусть с выхода полосового фильтра (не показан), полоса пропускания которого равна максимальному раскрыву дискриминационной характеристики (минимальному ее наклону) цифрового частотного дискриминатора, поступает колебание, которое ограничивается по амплитуде в амплитудном ограничителе 1 и частота которого, положим, ниже частоты опорного колебания, вырабатываемого генератором 2 опорного сигнала. На выходах перемножителей 14 будут появляться импульсы, частота повторения которых равна разности входной и опорной частот, причем импульсы на выходе перемножителя 14 первого канала 12 опережают по фазе импульсы на выходе перемножителя 14 второго канала 13. На выходах первого и второго счетных триггеров 16 и 17 имеют место четыре импульса, сдвинутые по фазе на 90^о. Первый и второй счетные триггеры 16 и 17 делят частоту поступающих импульсов в два раза. Первый и второй формирователи 18, 19 импульсов вырабатывают короткие импульсы по заднему фронту импульсов, поступающих с выходов первого и второго счетных триггеров 16, 17.

На выходах элементов И 20 23 будут появляться короткие импульсы в результате совпадений на их входах импульсов с выходов первого и второго счетных триггеров 16, 17 и коротких импульсов с выходов формирователей 18 и 19 импульсов. В этом случае на выходе элемента ИЛИ 24 второго канала 13 появятся три коротких импульса, первый импульс из которых совпадает во времени с импульсом, появляющимся на выходе элемента ИЛИ 24 первого канала 12.

Далее эти импульсы поступают на дополнительные элементы И 6, 7, 8, причем только на выходе второго дополнительного элемента И 6 поступают импульсы с выходам элемента ИЛИ 24 второго канала 13, так как с выхода инвертора 9 поступает запрещающий сигнал в момент совпадения коротких импульсов на выход первого дополнительного элемента И 7. Знаковый триггер 11 устанавливается при этом в положение, при котором на одном из его выходов находится потенциал, указывающий, что входная частота ниже опорной. Одновременно короткие импульсы с выхода второго дополнительного элемента И 6 поступают через первый дополнительный элемент ИЛИ 10 на вход блока 28 согласования времени отсчета.

При этом в блоке 28 (он может быть выполнен по схеме, описанной в кн. Емельянов Г. А. Емельянов А.Г. Каналообразующая телеграфная аппаратура. М. Связь 1987, с. 43, рис. 4.2), происходит синхронизация входных коротких импульсов с синхроимпульсами выхода блока управления 5. Полученные сигналы с выхода блока 28 поступают на суммирующий вход N-разрядного реверсивного счетчика 4 и на регистр сдвига 29. Отметим, что частота синхроимпульсов превышает в заданное число раз максимальную разностную частоту, которая поступает с выхода блока 5 на тактовые входы блоков 4, 28, 29 и 33. Через время задержки Т_зад1 задержанные сигналы поступают на вычитающий вход блока 4. При этом на выходах блока 4 будет находиться код, соответствующий разности частот входного и опорного сигналов в случае незначительного отклонения от переходной частоты, а знак рассогласования фиксируется на выходе знакового триггера 11.

Аналогично цифровой частотный дискриминатор работает в случае и когда частоты входного колебания выше опорной частоты генератора 2.

Пусть в первоначальный момент времени триггер управления 32 установлен в начальное состояние так, чтобы управляющее напряжение управляло направлением счета реверсивного счетчика 33 с ограничением счета, установленного в нулевое состояние, в сторону уменьшения. Поскольку данный блок имеет ограничение счета (Шило В.Л. Популярные цифровые микросхемы. М. Радио и связь, 1989, с. 102-105, использование, например, микросхем К 531ИЕ16 и К531ИЕ17), то код, поступающий на адресный вход мультиплексора 34, соответствует моменту подключения к вычитающему входу блока 4 отвода регистра сдвига 29, обеспечивающего максимальную задержку коротких импульсов. Это соответствует максимальной крутизне дискриминационной характеристики, которая не перекрывает полосу полосового фильтра.

Одновременно на N-n инверсных выходах блока 4 будут находиться единицы, которые поступят на входы второго n-входового элемента И 31. Полученный на его выходе потенциал, соответствующий единице, подтвердит состояние управляющего триггера 32. При этом этот потенциал будет находиться на одном из входов второго дополнительного элемента ИЛИ 35 и синхросигналы с выхода блока управления 5, будут поступать через второй дополнительный элемент И 36 на тактовый вход реверсивного счетчика 33 с ограничением счета, состояние которого при этом изменяться не будет.

Пусть разностная частота, которая появляется на выходе перемножителя 15, увеличится и превысит раскрыв дискриминационной характеристики, которая соответствует максимальной задержке сигналов Т_зад1 в регистре сдвига 29. В этом случае по суммирующему входу блока 4 будут поступать сигналы с частотой, более высокой, чем задержанные сигналы с выхода регистра сдвига 29, а следовательно, не на всех инверсных выходах N-n старших разрядов будут единицы. Это приведет к тому, что на выходе второго n-входового элемента И 31 установится 0. При этом управляющий триггер 32 останется в прежнем состоянии, а синхросигналы перестанут поступать через второй дополнительный элемент И 36 на тактовый вход реверсивного счетчика 33 с ограничением счета.

При достижении блоком 4 состояния, при котором на прямых выходах N-n старших разрядов будут единицы, потенциал, соответствующий единице, появится на выходе первого n-входового элемента И 30, который поступит на соответствующий вход управляющего триггера 32, переведет его в состояние, которое разрешает счет на увеличение содержимого реверсивного счетчика 33 с ограничением счета. Одновременно эта единица с выхода первого n-входового элемента И 30 поступит на один из входов второго дополнительного элемента ИЛИ 35 и синхросигналы начинают поступать на тактовый вход реверсивного счетчика 33 с ограничением счета через второй дополнительный элемент И 36 и переводят его в другое состояние. Полученный на выходе реверсивного счетчика 33 код поступает на шину кода наклона дискриминационной характеристики и на адресные входы мультиплексора 34.

Мультиплексор 34 подключает к вычитывающему входу N-разрядного реверсивного счетчика 4 промежуточный отвод регистра сдвига 29. В этом случае наклон дискриминационной характеристики, определяемый вновь полученной величиной времени задержки Т_зад2<Т, может соответствовать такой ширине раскрыва, которая возможно, станет шире величины расстройки входного сигнала. В этом случае задержанные сигналы начнут поступать на вычитающий вход N-разрядного реверсивного счетчика 4, не на всех прямых выходах N-n его старших разрядов будут потенциалы, соответствующие единице, и на выходе первого n-входового элемента И 30 появится потенциал, соответствующий нулю. Этот потенциал остановит поступление синхроимпульсов на тактовый вход реверсивного счетчика 33 с ограничением счета, а управляющий триггер 32 своего состояния не изменит.

Реверсивный счетчик 33 с ограничением счета до момента появления на выходе первого n-входового элемента И 30 потенциала, соответствующего нулю, будет вести подсчет поступающих на его тактовый вход синхроимпульсов без изменения состояния кода на адресных шинах мультиплексора 34 и прекращает счет в момент появления нуля на выходе первого n-входового элемента И 30.

В том случае, если окажется недостаточным уменьшение величины Т_зад2, на прямых выходах N-n старших разрядов N-разрядного реверсивного счетчика 4 будут по-прежнему находиться единицы, следовательно, единица будет и на выходе первого n-входового элемента И 30, а реверсивный счетчик 33 с ограничением счета будет продолжать подсчет поступивших на его тактовый вход синхросигналов, перейдет в новое состояние и на адресных входах мультиплексора 34 появится новый код. Это обеспечит реализацию времени задержки Т_зад3<Т за счет подключения другого отвода регистра сдвига 29 к вычитающему входу N-разрядного реверсивного счетчика 4.

В том случае если полученная крутизна дискриминационной характеристики будет все еще велика, процесс переключения отводов будет продолжаться до тех пор, пока на выходе первого n-входового элемента И 30 не появится потенциал, соответствующий нулю.

В противном случае реверсивный счетчик 33 с ограничением счета будет продолжать процесс переключения отводов до состояния ограничения счета в положительном направлении.

В этом случае на адресных входах мультиплексора 34 будет находиться код, который соответствует минимальному значению задержки в регистре сдвига 29 и соответственно минимальному наклону дискриминационной характеристики, ширина которой перекрывает полосу полосового фильтра. Код данного состояния характеристики будет находиться на соответствующей выходной шине.

Пусть величина рассогласования между входным и опорным сигналами уменьшилась до величины, когда не на всех прямых выходах N-n старших разрядов N-разрядного реверсивного счетчика 4 будут единицы. В этом случае на выходе первого n-входового элемента И 30 появится потенциал, соответствующий нулю, что приведет к прекращению поступления синхроимпульсов на тактовый вход реверсивного счетчика 33 с ограничением счета.

При дальнейшем уменьшении рассогласования до величины, при которой на всех инверсных выходах N-n старших разрядов N-разрядного реверсивного счетчика 4 будут единицы, потенциал, соответствующий единице, появится на выходе второго n-входового элемента И 31 и переведет управляющий триггер 32 в состояние разрешения счета на уменьшение. Одновременно единица с выхода второго n-входового элемента И 30 поступает на вход второго дополнительного элемента ИЛИ 35, и синхроимпульсы начнут поступать через второй дополнительный элемент И 36 на тактовый вход реверсивного счетчика 33 с ограничением счета. Этот блок перейдет в новое состояние, которое отразится на выходной шине наклона дискриминационной характеристики и поступит на адресные входы мультиплексора 34. Мультиплексор 34 подключит к вычитающему входу N-разрядного реверсивного счетчика 4 отвод регистра сдвига 29, что обеспечит время задержки Т_задМ-1>Т_задМ и, как следствие, более высокую крутизну дискриминационной характеристики.

В том случае когда окажется достаточным полученный наклон, то не на всех инверсных выходах N-n старших разрядах N-разрядного реверсивного счетчика 4 будут единицы, на выходе второго n-разрядного элемента И 31 будет нуль и счет в реверсивном счетчике 33 с ограничением счета прекратится. При этом состояние управляющего триггера 32 не изменится.

Если разность частот входного и опорного сигналов будет стремиться к нулю, то на инверсных выходах N-n старших разрядов N-разрядного реверсивного счетчика 4 будут единицы, следовательно, реверсивный счетчик 33 с ограничением счета будет продолжать счет на уменьшение до ограничения счета. Это приведет к тому, что мультиплексор 34 подключит отвод регистра 29, обеспечивающего максимальную задержку Т_зад1, что соответствует максимальной крутизне дискриминационной характеристики и минимальной ее ширине.

Таким образом, предлагаемый частотный дискриминатор автоматически изменяет крутизну дискриминационной характеристики в зависимости от величины расстройки между опорным и входным сигналами с фиксацией этой величины.

Технико-экономическая эффективность предложенного цифрового частотного дискриминатора может быть оценена следующим образом. Пусть погрешность оценки частоты расстройки между опорным и входным сигналами в случае минимальной крутизны дискриминационной характеристики представлена в виде полосы частот, приходящейся на один ее разряд и равна Гц.

В этом случае погрешность оценки частоты определяется дисперсией, которая для данной величины равна

_f^{2 2}/12.

Данная погрешность аддитивно добавляется к погрешности оценки частоты, связанной с воздействием "белого" шума.

Положим, что в случае максимальной крутизны дискриминационной характеристики полоса частот, приходящаяся на один ее разряд, равна /M Гц, где М 2.

Тогда погрешность оценки частоты, определяемая дисперсией, составит

=

Отсюда видно, что дисперсия оценки частоты в предлагаемом устройстве в М² раз меньше в области малых расстроек, чем в прототипе.