преобразователь двоично-десятичного кода 8-4-2-1 в код 5-4- 2-1

Классы МПК:H03M7/04 в двоичной системе счисления
Автор(ы):
Патентообладатель(и):Яранцев Юрий Александрович
Приоритеты:
подача заявки:
1990-12-10
публикация патента:

Изобретение относится к вычислительной технике. Его использование в системах обработки цифровой информации позволяет упростить преобразователь. Преобразователь содержит элементы И 1 и 2 и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 3 и 4. Благодаря введению элементов ИЛИ 5, элемента ИЛИ - НЕ 6 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ - НЕ 7 и организации соответствующих соединений схема преобразователя по сравнению с прототипом упрощается почти втрое. Младший разряд входного кода с весом "1" подается на вход 8 в инверсном виде, остальные разряды с весами "2", "4" и "8" подаются на входы 9 - 11 в прямом виде. На выходах 12-15 формируется в прямом виде код с весами соответственно "1", "2", "4" и "5". 1 ил., 1 табл.
Рисунок 1, Рисунок 2

Формула изобретения

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА 8-4-2-1 В КОД 5-4-2-1, содержащий первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы И, первые входы которых объединены и являются инверсным входом первого разряда входов преобразователя, вторые входы первого и второго элементов И являются прямыми входами соответственно третьего и четвертого разрядов входов преобразователя, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ объединен с третьим входом первого элемента И и является прямым входом второго разряда входов преобразователя, выход первого элемента И соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является вторым разрядом выходов преобразователя, выход второго элемента И соединен с третьим входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является третьим разрядом выходов преобразователя, отличающийся тем, что, с целью упрощения, в него введены элемент ИЛИ, элемент ИЛИ НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ НЕ, первый вход которого и первый вход элемента ИЛИ НЕ подключены к инверсному входу первого разряда входов преобразователя, вторые входы элемента ИЛИ НЕ и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к прямому входу третьего разряда входов преобразователя, третий вход элемента ИЛИ НЕ подключен к прямому входу четвертого разряда входов преобразователя, выход элемента ИЛИ НЕ соединен с первым входом элемента ИЛИ, второй и третий входы которого подключены к выходам первого и второго элементов И, выход элемента ИЛИ соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ НЕ и является первым разрядом выходов преобразователя, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ НЕ соединен с третьим входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и является четвертым разрядом выходов преобразователя.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано в системах обработки цифровой информации.

Цель изобретения упрощение преобразователя.

Функциональная схема преобразователя приведена на чертеже.

Преобразователь содержит первый и второй элементы И 1 и 2, элементы первый и второй ИСКЛЮЧАЮЩЕЕ ИЛИ 3 и 4, элемент ИЛИ 5, элемент ИЛИ-НЕ 6, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, входы 8-11 и выходы 12-15, а также промежуточные выходы 16-18 преобразователя.

Преобразователь работает в соответствии со следующей таблицей истинности.

Как видно из этой таблицы, младший разряд входа 8 с весом "1" подается в инверсном виде, остальные разряды с весами "2", "4" и "8" в прямом виде.

На выходах 12-15 преобразователя формируются разряды выходного кода в прямом виде с весами соответственно "1", "2", "4" и "5". При этом сигналы на выходах 12 и 15 участвуют в формировании других выходных сигналов.

Использование вновь введенных элементов 5-7 соответствующими соединениями позволяют почти втрое упростить преобразователь по сравнению с прототипом и по критерию "число элементов Х число связей".

Класс H03M7/04 в двоичной системе счисления

способ сквозной активизации f1( 11)min ±0mk неактивных аргументов "±0" "+1/-1" аналоговых сигналов в "зонах минимизации" структуры "-/+" [mj]f(+/-) - "дополнительный код" в соответствии с арифметической аксиомой троичной системы счисления f(+1,0,-1) при формировании аргументов аналоговых сигналов в позиционно-знаковой условно минимизированной ее структуре ±[mj]fусл(+/-)min (варианты русской логики) -  патент 2507682 (20.02.2014)
способ формирования в "k" "зоне минимизации" результирующего аргумента +1mk сквозной активизации f1( 00)min +1mk для преобразования в соответствии с арифметическими аксиомами троичной системы счисления f(+1,0,-1) структуры аргументов аналоговых сигналов «-/+»[mj]f(+/-), "дополнительный код" в структуру условно минимизированных позиционно-знаковых аргументов аналоговых сигналов ±[mj]fусл(+/-)min и функциональная структура для его реализации (варианты русской логики) -  патент 2503124 (27.12.2013)
способ преобразования «-/+»[mj]f(+/-) ±[mj]f(+/-)min структуры аргументов аналоговых логических сигналов «-/+»[mj]f(+/-) - "дополнительный код" в условно минимизированную позиционно-знаковую структуру аргументов ±[mj]f(+/-)min троичной системы счисления f(+1,0,-1) и функциональная структура для его реализации (варианты русской логики) -  патент 2503123 (27.12.2013)
способ преобразования структуры аргументов аналоговых логических напряжений «-/+»[mj]f(+/-) - "дополнительный код" в позиционно-знаковую структуру минимизированных аргументов логических напряжений ±[mj]f(+/-)min и функциональная структура для его реализации (варианты русской логики) -  патент 2502184 (20.12.2013)
способ преобразования позиционно-знаковых структур +[ni]f(2n) и -[ni]f(2n) аргументов аналоговых сигналов в структуру аргументов аналоговых сигналов ±[ni]f(2n) - "дополнительный код" с применением арифметических аксиом троичной системы счисления f(+1, 0, -1) (варианты русской логики) -  патент 2455760 (10.07.2012)
функциональная структура преобразователя позиционно-знаковых структур аргументов аналоговых сигналов «±»[ni]f(-1+1,0, +1) "дополнительный код" в позиционную структуру условно отрицательных аргументов аналоговых сигналов «-»[ni]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) -  патент 2443052 (20.02.2012)
функциональная структура логико-динамического процесса преобразования позиционных условно отрицательных аргументов «-»[ni]f(2n) в структуру аргументов "дополнительный код" позиционно-знакового формата с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) -  патент 2429565 (20.09.2011)
функциональная структура процедуры преобразования позиционных условно отрицательных аргументов «-»[ni]f(2n) в структуру аргументов "дополнительный код" позиционно-знакового формата с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) -  патент 2429564 (20.09.2011)
функциональная структура процедуры логического дифференцирования d/dn позиционных аргументов [mj]f(2n) с учетом их знака m(±) для формирования позиционно-знаковой структуры ±[mj]f(+/-)min с минимизированным числом активных в ней аргументов (варианты) -  патент 2428738 (10.09.2011)
способ активизации аргумента (0j+1 )i аналогового сигнала условно «j+1» разряда и аргумента (0j )i аналогового сигнала условно «j» разряда сквозного последовательного переноса f1,2( )±0 для преобразования структуры позиционно-знаковых аргументов ±[nj]f(+/-) аналоговых сигналов в условной «i» «зоне минимизации» в минимизированную позиционно-знаковую структуру ±[nj]f(+/-)min аналоговых сигналов и функциональная структура для его реализации (варианты русской логики) -  патент 2425441 (27.07.2011)
Наверх