цифровой синхронизатор

Формула изобретения

ЦИФРОВОЙ СИНХРОНИЗАТОР, содержащий m узлов обработки информации, в состав каждого из которых входят последовательно соединенные первый и второй триггеры, а также буферный блок, отличающийся тем, что, с целью сокращения времени установления синхронизма, каждый из m узлов обработки информации введены последовательно соединенные первый элемент И, третий триггер и второй элемент И, при этом инверсный выход третьего триггера соединен с первым входом первого элемента И, выход которого соединен с C-входом первого триггера, выход второго элемента И соединен с C-входом второго триггера непосредственно и через буферный блок с входами сброса первого и третьего триггеров, причем D-вход первого триггера является информационным входом узла обработки информации, входами сигналов входной тактовой частоты и выходной тактовой частоты которого являются соответственно вторые входы первого и второго элементов И, третьи входы которых и вход сброса второго триггера являются прямым и инверсным управляющими входами и входом сброса узла обработки информации, информационным, прямым и инверсным и управляющим выходами которого являются соответственно прямой выход второго триггера, прямой и инверсный выходы третьего триггера и вход сброса третьего триггера, при этом информационные входы, входы сигналов входной и входы сигналов выходной тактовой частоты всех m узлов обработки информации соединены соответственно между собой, прямой и инверсный выходы каждого i-го узла обработки информации (где i = 1,2,...,m-1) соединены соответственно с прямым и инверсным управляющими входами (i + 1)-го узла обработки информации, управляющий выход i-го узла обработки информации соединен с управляющим входом (i-1)-го узла обработки информации, а прямой и инверсный выходы m-го узла обработки информации - соответственно с прямым и инверсным управляющими входами первого узла обработки информации, управляющий выход которого соединен с входом сброса m-го узла обработки информации, прямой выход третьего триггера которого соединен с входом предустановки обработки информации, которым является дополнительный вход второго элемента И этого узла.

Описание изобретения к патенту

Изобретение относится к технике связи и может быть использовано в системах передачи дискретных сообщений для фазового выравнивания сигналов, регулировки времени задержки канала связи в системах визуализации электрических процессов и т.п.

Целью изобретения является повышение быстродействия, а также возможность гибкого изменения объема памяти синхронизатора за счет начальной предустановки ячеек.

На чертеже приведена схема устройства.

Каждая из m элементов идентичных ячеек содержит определенным образом соединенные входной триггер 1, выходной триггер 2, дополнительный (статусный) триггер 3, первый и второй элементы И 4 и 5 и буферный блок 6.

Цифровой синхронизатор работает следующим образом.

Входной триггер 1 считывает данные с входной шины с тактовой частотой входного сигнала С_вx, поступающего через второй элемент И 5, при условии, что триггер 3 данной ячейки находится в состоянии "0", а аналогичный триггер предыдущей ячейки - в состоянии "1". Сигнал с выхода второго элемента И 5 поступает на С-вход триггера 3 данной ячейки, с прямого выхода которого сигнал через первый элемент И 4 при условии, что триггер 3 предыдущей ячейки находится в состоянии "0", с выходной частотой С_вых подается на С-вход выходного триггера 2, производя считывание из него информации, находящейся во входном триггере 1, и этот же задержанный в буферном блоке сигнал поступает на входы сброса входного 1 и дополнительного триггеров 3 данной ячейки и выходного триггера предыдущей ячейки, производя установку их в состояние "0". Устройство готово к приему следующего сообщения.