аналого-цифровой преобразователь поразрядного сравнения

Формула изобретения

1. АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ ПОРАЗРЯДНОГО СРАВНЕНИЯ, содержащий блок коммутации опорного напряжения, выходы которого соединены соответственно с первым и вторым входами делителя напряжения, выходы которого соединены с первыми входами соответствующих компараторов, выходы которых соединены с соответствующими информационными входами дешифратора кода и выходного регистра, два элемента задержки и блок выборки-хранения измерительного сигнала, информационный вход которого является входной шиной, а вход управления является шиной запуска, а выход соединен с вторыми входами компараторов, отличающийся тем, что, с целью повышения быстродействия и уменьшения погрешности преобразования, в него введены группа блоков выборки-хранения, распределитель импульсов, выполненный на n параллельно соединенных цепочках, каждая из которых содержит последовательно соединенные дополнительный элемент задержки и элемент развязки, выходы последних из которых объединены и соединены с управляющим входом дешифратора кода и входом первого элемента задержки, а входы дополнительных элементов задержки объединены с входом управления блока коммутации опорного напряжения и являются шиной запуска, блок выборки напряжения смещения, группа элементов развязки и дополнительные элементы развязки, вывод первого из которых подключен к первому входу сброса блока коммутации опорного напряжения, второй вход сброса которого объединен с входом управления блока выборки напряжения смещения и с входом второго элемента задержки и подключен к выходу первого элемента задержки, второй вывод первого дополнительного элемента развязки соединен с входами сброса блоков выборки-хранения группы и через второй дополнительный элемент развязки соединен с выходом второго элемента задержки, информационные входы блоков выборки-хранения группы соединены с соответствующими выходами делителя напряжения, управляющие входы - с соответствующими выходами дешифратора кода, а выходы через соответствующие элементы развязки группы объединены и подключены к информационному входу блока выборки напряжения смещения, вход сброса которого объединен с первым выводом первого дополнительного элемента развязки, с входом сброса выходного регистра и является шиной сброса, при этом вход записи выходного регистра объединен с управляющим входом дешифратора кода, а его выходы являются выходной шиной, выход блока выборки напряжения смещения соединен с вторым входом делителя напряжения.

2. Преобразователь по п.1, отличающийся тем, что блок коммутации опорного напряжения выполнен на источнике опорного напряжения, выход которого соединен с первым входом делителя напряжения, второй вход которого является шиной нулевого потенциала, а выходы соединены с информационными входами соответствующих блоков выборки-хранения, управляющие входы которых один непосредственно, а остальные через соответствующие элементы задержки соединены с управляющим входом блока, входы сброса объединены и через соответствующие элементы развязки подключены к первому и второму входам сброса блока, а выход через блок развязки соединен с входом повторителя напряжения, выходы которого являются выходами блока.

Описание изобретения к патенту

Изобретение относится к цифровой измерительной технике и может быть использовано в информационно-измерительных системах для кодирования широкополосных сигналов.

Известен АЦП поразрядного сравнения с использованием коммутируемых многоразрядных делителей [1]. Его недостатком является относительная сложность изготовления.

Наиболее близким к предлагаемому по своей технической сущности является АЦП поразрядного сравнения [2] . Его недостатком является необходимость использования ЦАП для преобразования значения каждого из разрядов в эквивалентное напряжение, что снижает быстродействие и увеличивает погрешность, в том числе динамическую, АЦП.

Цель изобретения - повышение быстродействия и уменьшение погрешности преобразования.

Схема АЦП изображена на фиг.1 и содержит входную шину 1, блок 2 коммутации опорного напряжения включающий источник 3 опорного напряжения, делитель 4 напряжения, блоки 5 выборки-хранения, блок 6 элементов развязки, повторитель 7 напряжения, элементы 8 задержки и элементы 9 развязки, делитель 10 напряжения, компараторы 11, дешифратор 12 кода, блок 13 выборки напряжения смещения, распределитель 14 импульсов, включающий дополнительные элементы 15, 16,..., 17 задержки и элементы 18 развязки, первый 19 и второй 20 элементы задержки, группу блоков 21 выборки-хранения, группу элементов 22 развязки, выходной регистр 23, первый 24 и второй 25 дополнительные элементы развязки, блок 26 выборки-хранения измерительного сигнала, шину 27 запуска, шину 28 сброса.

На фиг. 2 изображена схема дешифратора 12 кода, который содержит элементы И 29 и элементы НЕ 30.

В исходном состоянии АЦП, которое он принимает по сигналу сброса (шина 28), все блоки выборки-хранения обнуляются при поступлении общего сигнала сброса на их соответствующие входы.

АЦП работает следующим образом.

Сигнал запуска (шина 27) в качестве стробирующего (управляющего) поступает в блок 5 выборки-хранения, подключенный непосредственно к источнику 3 опорного напряжения, равного пределу измерений. В случае подекадного сравнения этот предел составляет 10ⁿ единиц напряжения, где n - число декад-десятичных разрядов кода. Масштабный делитель 4 напряжения делит опорное напряжение источника 3 на уровни, равные квантам - "весам" единиц соответствующих разрядов кода от (n-1)-го до последнего младшего, а соответствующие блоки 5 последовательно их запоминают при последовательном поступлении с соответствующих отводов цепочки элементов 8 задержки стробирующих импульсов. Цепочка элементов 8 задержки выполняет функцию распределителя импульсов стробирования блока 5.

При запоминании опорного напряжения, равного 10ⁿ единицам, первым из блоков 5 оно через соответствующий элемент блока 6 развязки и повторитель 7 напряжения передается на делитель 10 напряжения, распределяясь по его ступеням с шагом, равным 10^n-1 единицам. Смещение делителя 10, задаваемое выходным сигналом блока 13, в первом такте определения старшего разряда кода равно нулю.

Одновременно со стробированием первого из блоков 5 стробируется блок 26, и в нем запоминается текущее мгновенное значение измеряемого сигнала, которое сравнивается в компараторах 11 с установленными уровнями напряжения делителя 10. С задержкой в элементе 15, равной времени ₁ упомянутой передачи опорного напряжения и установления соответствующих цепей, импульс запуска через соответствующий элемент 18 развязки передается на управляющий вход стробирования дешифратора 12. Этот дешифратор преобразует параллельный единичный выходной код компараторов 11 в позиционный единичный. При этом деблокируется соответствующий элемент И 29 дешифратора (фиг.2) и стробирующий импульс передается через него на вход стробирования соответствующего блока 21, в который считывается уровень напряжения, эквивалентный полученному значению старшего разряда кода. Одновременно параллельный код с выходов компараторов 11 считывается в выходной регистр 23 для последующей его передачи во внешнее устройство памяти. Этот регистр выполнен на блоках выборки-хранения, что повышает скорость записи кода.

Далее стробирующий импульс (сигнал запуска) с задержкой в элементе 19, равной необходимому времени ₂ записи сигнала в блок 21 и регистр кода, передается на вход стробирования блока 13 и в него переписывается содержимое простробированного в данном такте определения старшего разряда кода блока 21. Одновременно этим импульсом стробирования переданным через соответствующий элемент 9 развязки на входы сброса блока 5, обнуляются блок 5. Далее с задержкой в элементе 20, равной времени ₃ записи сигнала в блок 13 и сброса блока 5, импульс стробирования передается на входы сброса блока 21 и они обнуляютсся. Одновременно с задержкой в первом из элементов 8, равной времени ₄=₁+₂+₃ , сигнал запуска (импульс стробирования) поступает на вход стробирования второго из блоков 5, подключенного к выходу первой ступени делителя 4, и в него переписывается ступень опорного напряжения, равная 10^n-1 единицам. При этом на ступенях делителя 10 шаг приращения напряжения становится равным 10^n-2 единицам, а сами шаги (кванты) оказываются смещенными выходным напряжением блока 13, переданным на делитель 10 и эквивалентным старшему разряду кода, т.е. "цена" деления делителя 10 стала равной "весу" единицы второго старшего разряда кода. Далее с задержкой в элементе 16, равной ₅=₄+₁ , работа АЦП повторяется аналогично описанному и определяется значение второго старшего разряда кода. Аналогично с соответствующими задержками (i-1) ₅, где i = 2,...,n определяются остальные разряды кода вплоть до младшего.

Сигналами синхронизации для переписи кодов из выходного регистра могут служить сигналы с выхода элемента 20 задержки. При этом обнулять блоки выборки выходного регистра в каждом такте определения разрядов кода нет необходимости, так как при стробировании они работают в режиме слежения за входными сигналами (выходными сигналами компараторов). В таком же режиме слежения работают блоки 13 и 2. Прочие блоки выборки-хранения коммутируются и работают на общую цепь, поэтому перед каждым тактом определения текущего разряда кода их необходимо обнулять.

Цепочка элементов 8 и набор элементов 15-17 задержки выполняют функции распределителей сигнала запуска, а дешифратор 12 - функцию коммутатора блока 21 выборки-хранения.