интерполятор

Формула изобретения

1. Интерполятор, содержащий первый и второй регистры, первый сумматор, преобразователь в дополнительный код, блок управления, первый коммутатор, первый умножитель, счетчик и блок памяти, причем информационные входы счетчика соединены с информационной шиной интерполятора, выходы соединены с адресными входами блока памяти, а вход управления объединен со входом обнуления первого регистра и первым выходом блока управления, первый вход которого является тактовой шиной интерполятора, второй вход - шиной запуска интерполятора, а второй выход соединен со входом управления первого регистра, выходы которого являются выходной шиной интерполятора, а информационные входы соединены с выходами первого сумматора, первая группа информационных входов которого соединена с выходами первого умножителя, отличающийся тем, что дополнительно введены второй, третий, четвертый, пятый, шестой и седьмой сумматоры, первый, второй, третий, четвертый и пятый блоки возведения в четвертую степень, первый, второй, третий, четвертый и пятый элементы задержки, второй, третий, четвертый, пятый, шестой, седьмой и восьмой умножители, третий, четвертый, пятый и шестой регистры и второй коммутатор, причем первая группа информационных входов второго сумматора объединена с первой группой информационных входов третьего сумматора, входами преобразователя в дополнительный код, входами первого блока возведения в четвертую степень и информационными входами счетчика, вторая группа информационных входов второго сумматора соединена с третьей установочной шиной интерполятора, а выходы соединены со входами второго блока возведения в четвертую степень, выходы которого соединены с информационными входами первого элемента задержки, выходы которого соединены со второй группой информационных входов шестого сумматора, первая группа информационных входов которого соединена с выходами второго умножителя, вторая группа входов которого соединена со второй установочной шиной интерполятора, а первая группа входов объединена с первой группой входов третьего умножителя, выходами первого блока возведения в четвертую степень и информационными входами четвертого элемента задержки, выходы которого соединены с первой группой входов первого умножителя, вторая группа входов которого соединена с выходами второго регистра, информационные входы которого соединены с первой группой выходов первого коммутатора, вторая, третья, четвертая и пятая группы выходов которого соединены соответственно с информационными входами третьего, четвертого, пятого и шестого регистров, выходы которых соединены соответственно со вторыми группами входов пятого, шестого, седьмого и восьмого умножителей, выходы которых соединены соответственно со второй, третьей, четвертой и пятой группами информационных входов первого сумматора, управляющий вход которого объединен с управляющими входами второго, третьего, четвертого, пятого, шестого и седьмого сумматоров, первого, второго, третьего, четвертого и пятого элементов задержки, и четвертым выходом блока управления, третья группа выходов которого соединена с адресными входами второго коммутатора и первого коммутатора, информационные входы которого соединены с выходами блока памяти, третья группа входов блока управления соединена с пятой установочной шиной интерполятора, четвертая группа входов соединена с шестой установочной шиной интерполятора, а пятый выход соединен со счетным входом счетчика и информационным входом второго коммутатора, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно со входами управления второго, третьего, четвертого, пятого и шестого регистров, выходы преобразователя в дополнительный код соединены с первой группой информационных входов четвертого сумматора и входами пятого блока возведения в четвертую степень, выходы которого соединены с первой группой входов четвертого умножителя и информационными входами пятого элемента задержки, выходы которого соединены с первой группой входов восьмого умножителя, вторая группа информационных входов третьего сумматора соединена с четвертой установочной шиной интерполятора и второй группой информационных входов четвертого сумматора, выходы которого соединены со входами четвертого блока возведения в четвертую степень, выходы которого соединены с информационными входами третьего элемента задержки, выходы которого соединены с первой группой информационных входов седьмого сумматора, вторая группа информационных входов которого соединена с выходами четвертого умножителя и третьей группой информационных входов шестого сумматора, выходы которого соединены с первой группой входов шестого умножителя, вторая группа входов третьего умножителя соединена с первой установочной шиной интерполятора и второй группой входов четвертого умножителя, а выходы соединены с первой группой информационных входов пятого сумматора, вторая группа входов которого через второй элемент задержки и третий блок возведения в четвертую степень соединена с выходами третьего сумматора, а выходы соединены с первой группой входов пятого умножителя, а выходы седьмого сумматора соединены с первой группой входов седьмого умножителя.

2. Интерполятор по п.1, отличающийся тем, что блок управления выполнен содержащим первый и второй блоки сравнения, первый и второй элементы И, счетчик и RS-триггер, причем S-вход RS-триггера является вторым входом блока управления и одновременно шиной запуска интерполятора, соединен со входом обнуления счетчика и первым выходом блока управления, R-вход является вторым выходом блока управления и соединен с выходом первого блока сравнения, первая группа входов которого является третьей группой входов блока управления и одновременно пятой установочной шиной интерполятора, а вторая группа входов является третьей группой выходов блока управления и одновременно соединена с выходами счетчика и первой группой входов второго блока сравнения, вторая группа входов которого является четвертой группой входов блока управления и одновременно шестой установочной шиной интерполятора, а выход соединен со вторым входом второго элемента И, выход которого является пятым выходом блока управления, а первый вход является четвертым выходом блока управления и одновременно соединен со счетным входом счетчика и выходом первого элемента И, первый вход которого соединен с выходом RS-триггера, а второй вход является первым входом блока управления и одновременно тактовой шиной интерполятора.

Описание изобретения к патенту

Изобретение относится к вычислительной технике, в частности к устройствам для реализации функций, и может быть использовано для воспроизведения нелинейных зависимостей одной переменной.

Известные устройства (АС СССР N 1405074 G 06 F 15/353 от 27.10.1986, АС СССР N 1686461 Q 06 F 15/353 от 13.02.1989) позволяют воспроизводить широкий класс функциональных зависимостей, но обладают низкой точностью.

Наиболее близким к заявляемому устройству по своей технической сущности является "Интерполятор" (АС СССР N 1405074 G 06 F 15/353 от 27.10.1986), выбранный в качестве устройства-прототипа.

Устройство-прототип содержит накапливающий сумматор, умножитель, первый и второй блоки памяти, коммутатор, преобразователь в дополнительный код, счетчик и регистр, выход которого соединен с первым информационным входом коммутатора, причем выход первого разряда регистра соединен с управляющим входом коммутатора, второй информационный вход которого соединен с выходом преобразователя в дополнительный код, вход которого соединен с выходом регистра, информационный вход которого является входом младших разрядов аргумента интерполятора, вход старших разрядов которого соединен с входом установки начального значения счетчика, выход которого соединен с адресным входом первого блока памяти, выход умножителя соединен с информационным входом накапливающего сумматора, выход которого является выходом интерполятора, входы занесения данных счетчика и регистра и вход сброса накапливающего сумматора соединены с входом начальной установки интерполятора, счетный вход счетчика и вход синхронизации накапливающего сумматора соединены с входом тактирования интерполятора, выход второго блока памяти соединен с входом первого сомножителя умножителя, вход второго сомножителя которого соединен с выходом первого блока памяти, а выход коммутатора соединен с адресным входом второго блока памяти.

Известное техническое решение обладает недостаточной точностью интерполяции, которая характеризуется погрешностью интерполяции, равной



где f⁽³⁾_max - - максимум третьей производной функции f(X);

h - расстояние между отсчетами функции f(X).

Причем эта точность обеспечивается для функций, имеющих непрерывную третью производную (f(x) C³). При интерполяции функций, имеющих непрерывную шестую производную (f(x) C⁶), не полностью учитывается информация о гладкости функций, вследствие чего прототип обеспечивает низкую точность интерполяции.

Целью изобретения является разработка устройства, обеспечивающего более высокую точность интерполяции функций, имеющих непрерывную шестую производную (f(x) C⁶).

Поставленная цель достигается тем, что в известный интерполятор, содержащий первый и второй регистры, первый сумматор, преобразователь в дополнительный код, блок управления, первый коммутатор, первый умножитель, счетчик и блок памяти, дополнительно введены второй, третий, четвертый, пятый, шестой и седьмой сумматоры, первый, второй, третий, четвертый и пятый блоки возведения в четвертую степень, первый, второй, третий, четвертый и пятый элементы задержки, второй, третий, четвертый, пятый, шестой, седьмой и восьмой умножители, третий, четвертый, пятый и шестой регистры, и второй коммутатор. Информационные входы счетчика соединены с информационной шиной интерполятора. Выходы соединены с адресными входами блока памяти, а вход управления объединен со входом обнуления первого регистра и первым выходом блока управления. Первый вход блока управления является тактовой шиной интерполятора, второй вход - шиной запуска интерполятора, а второй выход соединен со входом управления первого регистра. Выходы первого регистра являются выходной шиной интерполятора, а информационные входы соединены с выходами первого сумматора. Первая группа информационных входов первого сумматора соединена с выходами первого умножителя. Первая группа информационных входов второго сумматора объединена с первой группой информационных входов третьего сумматора, входами преобразователя в дополнительный код, входами первого блока возведения в четвертую степень и информационными входами счетчика. Вторая группа информационных входов второго сумматора соединена с третьей установочной шиной интерполятора, а выходы соединены со входами второго блока возведения в четвертую степень. Выходы второго блока возведения в четвертую степень соединены с информационными входами первого элемента задержки. Выходы первого элемента задержки соединены со второй группой информационных входов шестого сумматора. Первая группа информационных входов шестого сумматора соединена с выходами второго умножителя. Вторая группа входов второго умножителя соединена со второй установочной шиной интерполятора, а первая группа входов объединена с первой группой входов третьего умножителя, выходами первого блока возведения в четвертую степень и информационными входами четвертого элемента задержки. Выходы четвертого элемента задержки соединены с первой группой входов первого умножителя. Вторая группа входов первого умножителя соединена с выходами второго регистра. Информационные входы второго регистра, соединены с первой группой выходов первого коммутатора. Вторая, третья, четвертая и пятая группы выходов первого коммутатора соединены соответственно с информационными входами третьего, четвертого, пятого и шестого регистров, выходы которых соединены соответственно со вторыми группами входов пятого, шестого, седьмого и восьмого умножителей, выходы которых соединены соответственно со второй, третьей, четвертой и пятой группами информационных входов первого сумматора. Управляющий вход первого сумматора объединен с управляющими входами второго, третьего, четвертого, пятого, шестого и седьмого сумматоров, первого, второго, третьего, четвертого и пятого элементов задержки, и четвертым выходом блока управления. Третья группа выходов блока управления соединена с адресными входами второго и первого коммутаторов. Информационные входы первого коммутатора соединены с выходами блока памяти. Третья группа входов блока, управления соединена с пятой установочной шиной интерполятора, четвертая группа входов соединена с шестой установочной шиной интерполятора, а пятый выход соединен со счетным входом счетчика и информационным входом второго коммутатора. Первый, второй, третий, четвертый и пятый выходы второго коммутатора соединены соответственно со входами управления второго, третьего, четвертого, пятого и шестого регистров. Выходы преобразователя в дополнительный код соединены с первой группой информационных входов четвертого сумматора и входами пятого блока возведения в четвертую степень. Выходы пятого блока возведения в четвертую степень соединены с первой группой входов четвертого умножителя и информационными входами пятого элемента задержки. Выходы пятого элемента задержки соединены с первой группой входов восьмого умножителя. Вторая группа информационных входов третьего сумматора соединена с четвертой установочной шиной интерполятора и второй группой информационных входов четвертого сумматора. Выходы четвертого сумматора соединены со входами четвертого блока возведения в четвертую степень. Выходы четвертого блока возведения в четвертую степень соединены с информационными входами третьего элемента задержки. Выходы третьего элемента задержки соединены с первой группой информационных входов седьмого сумматора. Вторая группа информационных входов седьмого сумматора соединена с выходами четвертого умножителя и третьей группой информационных входов шестого сумматора. Выходы шестого сумматора соединены с первой группой входов шестого умножителя. Вторая группа входов третьего умножителя соединена с первой установочной шиной интерполятора и второй группой входов четвертого умножителя, а выходы соединены с первой группой информационных входов пятого сумматора. Вторая группа входов пятого сумматора через второй элемент задержки и третий блок возведения в четвертую степень соединена с выходами третьего сумматора, а выходы соединены с первой группой входов пятого умножителя. Выходы седьмого сумматора соединены с первой группой входов седьмого умножителя.

Блок управления включает первый и второй блоки сравнения, первый и второй элементы И, счетчик и RS-триггер. S-вход RS-триггера является вторым входом блока управления и одновременно шиной запуска интерполятора. S-вход RS-триггера, соединен со входом обнуления счетчика и первым выходом блока управления. R-вход является вторым выходом блока управления и соединен с выходом первого блока сравнения. Первая группа входов первого блока сравнения является третьей группой входов блока управления и одновременно пятой установочной шиной интерполятора. Вторая группа входов первого блока сравнения является третьей группой выходов блока управления и одновременно соединена с выходами счетчика и первой группой входов второго блока сравнения. Вторая группа входов второго блока сравнения является четвертой группой входов блока управления и одновременно шестой установочной шиной интерполятора, а выход соединен со вторым входом второго элемента И. Выход второго элемента И является пятым выходом блока управления, а первый вход является четвертым выходом блока управления и одновременно соединен со счетным входом счетчика и выходом первого элемента И. Первый вход первого элемента И соединен с выходом RS-триггера, а второй вход является первым входом блока управления и одновременно тактовой шиной интерполятора.

Перечисленная новая совокупность существенных признаков заявленного устройства обеспечивает более высокую точность интерполяции функций, имеющих непрерывную шестую производную (f(x) C⁶). Это достигается тем, что интерполяция осуществляется более точно исходя из априорной информации о степени гладкости функции.

Так, из [1, 2] известно, что для интерполяции функции сплайнами минимального шаблона четвертой степени можно получить следующее выражение



где



f(x) - интерполируемая функция;

f_i - i-й отсчет функции f(x);

[-0,5, 0,5].

Реализация (1) в виде устройства позволяет вычислять функции f(x) C⁶ с точностью, определяемой погрешностью [2]



где f⁽⁵⁾_max - максимум пятой производной функции f(X);

h - шаг интерполяции.

Точность же устройства-прототипа не лучше



Поэтому, например, для функций f(x) C⁶ при h = 0,1 и в случае f⁽³⁾_max f⁽⁵⁾_max выигрыш ₁/₂ может принимать значение, превышающее пятьсот.

Заявленное устройство поясняется чертежами, на которых на фиг. 1 показана структурная схема заявленного устройства, на фиг. 2 показан один из возможных вариантов реализации блока возведения в четвертую степень, на фиг. 3 приведен вариант реализации элемента задержки.

Интерполятор, показанный на фиг. 1, состоит из первого 44, второго 33, третьего 34, четвертого 35, пятого 36 и шестого 37 регистров, первого 43, второго 13, третьего 14, четвертого 15, пятого 29, шестого 30 и седьмого 31 сумматоров, преобразователя в дополнительный код 12, первого 27 и второго 45 коммутаторов, первого 38, второго 21, третьего 22, четвертого 26, пятого 39, шестого 40, седьмого 41 и восьмого 42 умножителей, первого 16, второго 17, третьего 18, четвертого 19 и пятого 20 блоков возведения в четвертую степень, первого 23, второго 24, третьего 25, четвертого 28 и пятого 32 элементов задержки, блока управления 46, счетчика 10 и блока памяти 11. Информационные входы счетчика 10 соединены с информационной шиной 3 интерполятора, выходы соединены с адресными входами блока памяти 11, а вход управления объединен со входом обнуления первого регистра 44 и первым выходом блока управления 46. Первый вход блока управления 46 является тактовой шиной 1 интерполятора, второй вход - шиной запуска 2 интерполятора, а второй выход соединен со входом управления первого регистра 44. Выходы первого регистра 44 являются выходной шиной интерполятора, а информационные входы соединены с выходами первого сумматора 43. Первая группа информационных входов первого сумматора 43 соединена с выходами первого умножителя 38. Первая группа информационных входов второго сумматора 13 объединена с первой группой информационных входов третьего сумматора 14, входами преобразователя в дополнительный код 12, входами первого блока возведения в четвертую степень 16 и информационными входами счетчика 10. Вторая группа информационных входов второго сумматора 13 соединена с третьей установочной шиной 6 интерполятора, а выходы соединены со входами второго блока возведения в четвертую степень 17. Выходы второго блока возведения в четвертую степень 17 соединены с информационными входами первого элемента задержки 23. Выходы первого элемента задержки 23 соединены со второй группой информационных входов шестого сумматора 30. Первая группа информационных входов шестого сумматора 30 соединена с выходами второго умножителя 21. Вторая группа входов второго умножителя 21 соединена со второй установочной шиной 5 интерполятора, а первая группа входов объединена с первой группой входов третьего умножителя 22, выходами первого блока возведения в четвертую степень 16 и информационными входами четвертого элемента задержки 28. Выходы четвертого элемента задержки 28 соединены с первой группой входов первого умножителя 38. Вторая группа входов первого умножителя 38 соединена с выходами второго регистра 33. Информационные входы второго регистра 33 соединены с первой группой выходов первого коммутатора 27. Вторая, третья, четвертая и пятая группы выходов первого коммутатора 27 соединены соответственно с информационными входами третьего 34, четвертого 35, пятого 36 и шестого 37 регистров, выходы которых соединены соответственно со вторыми группами входов пятого 39, шестого 40, седьмого 41 и восьмого 42 умножителей, выходы которых соединены соответственно со второй, третьей, четвертой и пятой группами информационных входов первого сумматора 43. Управляющий вход первого сумматора 43 объединен с управляющими входами второго 13, третьего 14, четвертого 15, пятого 29, шестого 30 и седьмого 31 сумматоров, первого 23, второго 24, третьего 25, четвертого 28 и пятого 32 элементов задержки, и четвертым выходом блока управления 46. Третья группа выходов блока управления 46 соединена с адресными входами второго 45 и первого 27 коммутаторов. Информационные входы первого коммутатора 27 соединены c выходами блока памяти 11. Третья группа входов блока управления 46 соединена с пятой установочной шиной 8 интерполятора, четвертая группа входов соединена с шестой установочной шиной 9 интерполятора, а пятый выход соединен со счетным входом счетчика 10 и информационным входом второго коммутатора 45. Первый, второй, третий, четвертый и пятый выходы второго коммутатора 45 соединены соответственно со входами управления второго 33, третьего 34, четвертого 35, пятого 36 и шестого 37 регистров. Выходы преобразователя в дополнительный код 12 соединены о первой группой информационных входов четвертого сумматора 15 и входами пятого блока возведения в четвертую степень 20. Выходы пятого блока возведения в четвертую степень 20 соединены с первой группой входов четвертого умножителя 26 и информационными входами пятого элемента задержки 32. Выходы пятого элемента задержки 32 соединены о первой группой входов восьмого умножителя 42. Вторая группа информационных входов третьего сумматора 14 соединена с четвертой установочной шиной 7 интерполятора и второй группой информационных входов четвертого сумматора 15. Выходы четвертого сумматора 15 соединены со входами четвертого блока возведения в четвертую степень 19. Выходы четвертого блока возведения в четвертую степень 19 соединены с информационными входами третьего элемента задержки 25. Выходы третьего элемента задержки 25 соединены с первой группой информационных входов седьмого сумматора 31. Вторая группа информационных входов седьмого сумматора 31 соединена с выходами четвертого умножителя 26 и третьей группой информационных входов шестого сумматора 30. Выходы шестого сумматора 30 соединены с первой группой входов шестого умножителя 40. Вторая группа входов третьего умножителя 22 соединена с первой установочной шиной 4 интерполятора и второй группой входов четвертого умножителя 26, а выходы соединены с первой группой информационных входов пятого сумматора 29. Вторая группа входов пятого сумматора 29 через второй элемент задержки 24 и третий блок возведения в четвертую степень 18 соединена с выходами третьего сумматора 14, а выходы соединены с первой группой входов пятого умножителя 39. Выходы седьмого сумматора 31 соединены с первой группой входов седьмого умножителя 41.

Блок управления 46, показанный также на фиг. 1, состоит из первого 463 и второго 466 блоков сравнения, первого 464 и второго 465 элементов И, счетчика 462 и RS-триггера 461. S-вход RS-триггера 461 является вторым входом блока управления 46 и одновременно шиной запуска 2 интерполятора. S-вход RS-триггера 461 соединен со входом обнуления счетчика 462 и первым выходом блока управления 46. R-вход является вторым выходом блока управления 46 и соединен с выходом первого блока сравнения 464. Первая группа входов первого блока сравнения 464 является третьей группой входов блока управления 46 и одновременно пятой установочной шиной 8 интерполятора. Вторая группа входов первого блока сравнения 463 является третьей группой выходов блока управления 46 и одновременно соединена с выходами счетчика 462 и первой группой входов второго блока сравнения 466. Вторая группа входов второго блока сравнения 466 является четвертой группой входов блока управления 46 и одновременно шестой установочной шиной 9 интерполятора, а выход соединен со вторым входом второго элемента И 465. Выход второго элемента И 465 является пятым выходом блока управления 46, а первый вход является четвертым выходом блока управления 46 и одновременно соединен со счетным входом счетчика 462 и выходом первого элемента И 464. Первый вход первого элемента И 464 соединен с выходом RS-триггера 461, а второй вход является первым входом блока управления 46 и одновременно тактовой шиной 1 интерполятора.

Блок возведения в четвертую степень 16, показанный на фиг. 2, состоит из первого 161 и второго 162 умножителей. Первая и группа входов первого умножителя 161 объединена со второй группой его входов и одновременно является группой входов блока 16. Группа выходов первого умножителя 161 соединена о первой и второй группами входов второго умножителя 162, группа выходов которого является группой выходов блока 16.

Элемент задержки 23, показанный на фиг. 3, состоит из первого 231 и второго 232 регистров, соединенных последовательно. Информационные входы первого регистра 231 являются информационными входами блока 23, а выходы второго регистра 232 - выходами блока 23. Управляющий вход первого регистра 231 соединен c управляющим входом второго регистра 232 и является управляющим входом блока 23.

Заявленное устройство работает следующим образом.

Пусть X_i - число, образованное K старшими разрядами аргумента X, где 2 K m-1; m - длина двоичного кода числа X. Число X_i представляет собой номер узловой точки. Пусть X - число, образованное m-K младшими разрядами аргумента так, что X = X_i+X2^-K, 0 X 1. Тогда по формуле (1) для интерполяции сплайнами минимального шаблона имеем



Перед началом работы в блок памяти 11 записываются значения коэффициентов сплайна (1/24)g_-2, (1/24)g_-1, (1/24)g₀, (1/24)g₁, (1/24)g₂, со сдвигом адреса так, что j-му значению кода адреса соответствует значение (1/24)g_j-3.

В исходном состоянии на тактовую шину 1 подаются импульсы типа меандр, на установочной шине 8 присутствует код числа 7, а на установочной шине 9 - код числа 5. На информационную шину 3 интерполятора подается код переменной X. На установочную шину 4 поступает код числа - 5, на установочную шину 5 - код числа 10, на установочную шину 6 - код числа 2, на установочную шину 7 - код числа 1.

С подачей на шину запуска 2 импульса положительной полярности обнуляется регистр 44, в счетчик 10 записывается код старших разрядов переменной X - значение X_i. Одновременно обнуляется счетчик 462, a RS-триггер 461 устанавливается в единичное состояние, при котором на его выходе формируется уровень логической "1". Последний подается на первый вход первого элемента И 464, разрешая прохождение через него тактовых импульсов. Кроме того, код числа 0 с выхода счетчика 462 поступает на первую группу входов второго блока сравнения 466. На другую группу его входов поступает код числа 5 с установочной шины 9. В результате выполнения операции сравнения на выходе блока 466 формируется сигнал с единичным уровнем.

Тактовые импульсы c выхода первого элемента И 464 подаются на счетный вход счетчика 10 через второй элемент И 465 (последний открыт подаваемым на его второй вход единичным уровнем с выхода второго блока сравнения 466). При этом содержимое счетчика 10 увеличивается каждый раз на единицу. Так, в результате воздействия первого тактового импульса, содержимое счетчика 10 принимает значение X_i+1. Последнее поступает на адресные входы блока памяти 11, определяя номер ячейки, содержимое которой (1/24)g_-2 подается на информационный вход вход коммутатора 27. В связи с тем, что на управляющие входы коммутаторов 27 и 45 поступает код числа 1 с выходов счетчика 462, значение (1/24)g_-2 с первой группы выходов блока 45 поступает на информационные входы регистра 33 и записывается в регистр 33 под воздействием управляющего импульса. Данный импульс подается с выхода второго элемента И 465 через коммутатор 45 на управляющий вход регистра 33.

Далее аналогичным образом в регистры 34, 35, 36 и 37 записываются значения соответственно (1/24)g_-1, (1/24)g₀, (2/24)g₁, (1/24)g₂. По окончании записи в регистр 37 содержимое счетчика 462 (код числа 5) совпадает с кодом числа, подаваемым на установочную шину 9. В результате на выходе второго блока, сравнения 466 формируется сигнал с нулевым уровнем, закрывающий второй элемент И 465 и приводящий к остановке счетчика 10.

Одновременно с этим в течение описанных выше тактов работы устройства значение X (младшие разряды кода переменной X) поступает на вход преобразователя в дополнительный код 12, на выходе которого имеем величину (1-X). Значение X поступает также на первые группы информационных входов сумматоров 13 и 14, а на первую группу информационных входов сумматора 15 - значение (1-X). На вторые группы информационных входов сумматоров 14 и 15 подается код числа 1, а на вторую группу информационных входов сумматора 13 - код числа 2. Под воздействием сигналов, поступающих на управляющие входы сумматоров 13, 14 и 15 со второго выхода блока управления 46, на выходах сумматоров 13, 14 и 15 формируются значения соответственно (2+X), (1+X) и (2-X). Указанные величины поступают на входы соответствующих блоков возведения в четвертую степень 17, 18 и 19. На вход блока возведения в четвертую степень 16 поступает значение X c информационной шины. На вход блока возведения в четвертую степень 20 - значение (1-X) c выхода преобразователя в дополнительный код 12. На выходах блоков возведения в четвертую степень 16, 17, 18, 19 и 20 имеем значения соответственно X⁴, (X+2)⁴, (X+1)⁴, (2-X)⁴ и (1-X)⁴. Величина X⁴ с выхода блока возведения в четвертую степень 16 поступает на первые группы входов умножителей 21 и 22. На вторую группу входов умножителя 21 подается код числа 10, а на вторую группу входов умножителя 22 - код числа -5. В результате выполнения операции умножения на выходах умножителей 21 и 22 формируются значения соответственно 10X⁴ и -5X⁴. Последние поступают на первые группы информационных входов сумматоров соответственно 30 и 29. На вторые группы информационных входов сумматоров 29 и 30 подаются величины соответственно (X+1)⁴ (через элемент задержки 24) и (X+2)⁴ (через элемент задержки 23). Значение (1-X)⁴ с выхода блока возведения в четвертую степень 20 поступает на первую группу входов умножителя 26, на вторую группу входов которого подается код числа - 5. В результате выполнения операции умножения на выходе умножителя 26 формируется значение -5(1-X)⁴. Последнее подается на третью группу информационных входов сумматора 30 и вторую группу информационных входов сумматора 31. На первую группу информационных входов сумматора 31 поступает значение (2-X)⁴ с выхода блока возведения в четвертую степень 19 через элемент задержки 25. Элементы задержки 23, 24 и 25 предназначены для обеспечения одновременного поступления кодовых комбинаций на все входы сумматоров 29, 30 и 31. В результате выполнения операций суммирования в блоках 29, 30 и 31 на выходах последних имеем значения соответственно Указанные величины, а также значения X⁴ (с выхода блока возведения в четвертую степень 16 через элемент задержки 28) и (1-X)⁴ (с выхода блока возведения в четвертую степень 20 через элемент задержки 32) одновременно поступают на соответствующие первые группы входов умножителей 38-42. В данных блоках происходит умножение этих величин на значения коэффициентов сплайна, подаваемые на вторые группы входов умножителей 38 - 42 с выходов регистров 33 - 37. В результате получаем произведения Последние поступают на соответствующие группы информационных входов сумматора 43. Под воздействием сигналов, поступающих со второго выхода блока 46 на управляющий вход сумматора 43, на выходе последнего получаем значение функции f(X). При этом содержимое счетчика 462 совпадает с кодом числа 7, подаваемым на установочную шину 8. В результате на выходе первого блока сравнения 463 формируется единичный импульс. Последний поступает на управляющий вход регистра 44. Вычисленное значение функции f(X) с выхода сумматора 43 записывается в регистр 44. Кроме того, единичный импульс с выхода первого блока сравнения 463 подается на R-вход RS-триггера, 461, переводя его в нулевое состояние. В результате сигнал с нулевым уровнем с выхода RS-триггера 461 закрывает первый элемент И 464 и препятствует тем самым прохождению тактовых импульсов через первый элемент И 464. На этом работа устройства по вычислению значения функции f(X) завершается. Устройство готово к новому циклу работы.

Входящие в структурную схему заявленного устройства элементы известны и описаны, например, в [3]. Так, в указанном источнике описаны принципы построения и примеры реализации: счетчиков 10, 462 на с. 85 - 86 (можно реализовать на микросхеме К155ИЕ5), блока памяти 11 на с. 171 - 174 (можно реализовать на микросхеме К155ПР6), элементов И 464, 465 на с. 35 рис. 1.19а (можно реализовать на микросхеме К155ЛИ1), регистров 33 - 37, 44 на с. 104 - 105 (можно реализовать на микросхеме К155ИР13 - с. 111 рис. 1.78).

RS-триггер 461 можно реализовать на микросхеме К155ЛЕ4, как показано в [4] на с. 280, рис. 4.20 а.

Принцип работы умножителей 21, 22, 25, 38 - 42 известен и описан в [5] на c. 163 - 221. Могут быть реализованы на микросхемах SN54284 и SN54285, с. 305, рис. 6.3.12 или на микросхеме ADSP1016 (см. [6] на с. 502, табл. 7.4).

Принцип работы блоков сравнения 463, 466 известен и описан в [7] на с. 234 - 257. Можно реализовать на микросхемах К561ИП2 (см. [8] с. 114, рис. 4.12 б).

Принцип работы сумматоров 13 - 15, 29 - 31, 43 известен и описан в [9] на с. 184 - 198. Полный сумматор описан в [10] на с. 152, рис. 1.112 и с. 153, рис. 1.113. Можно реализовать на элементах ИСКЛ. ИЛИ - К155ЛП5, И - К155ЛИ1, ИЛИ - из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1.

Принцип реализации преобразователя в дополнительный код 12 известен и описан в [4] на с. 462 - 468. Можно реализовать на микросхеме К155ЛА3.

Принцип реализации коммутаторов 27 и 45 известен и описан в [10] на с. 220. Могут быть реализованы на микросхемах К561КТ3.

Блоки возведения в четвертую степень 16 - 20 можно реализовать с помощью умножителей, как показано на фиг. 2, на микросхемах SN54284 и SN54285.

Элементы задержки 23 - 25, 28, 32 можно реализовать с помощью регистров (микросхема К155ИР13), как показано на фиг. 3.

Литература

1. Желудев В.А. Локальная сплайн-аппроксимация на равномерной сетке. // Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 9. - С. 1296-1310.

2. Желудев В. А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. // Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 1.- С. 22-34.

3. В.Л. Шило. Популярные цифровые микросхемы. Справочник. - М.: Радио и связь, 1988.

4. Л. М. Гольденберг. Импульсные и цифровые устройства. - М.: Связь, 1973.

5. М.А. Карцев, В.А. Брик. Вычислительные системы и синхронная арифметика. - М.: Радио и связь, 1981.

6. С. Кун. Матричные процессоры на СБИС: Пер. с англ. - М.: Мир, 1991.

7. Ю. В. Гаврилов, А.Н. Пучко. Арифметические устройства быстродействующих ЭЦВМ. - М.: Советское радио, 1970.

8. В. Н. Вениаминов, О.Н. Лебедев, А.И. Мирошниченко. Микросхемы и их применение. Справочное пособие, 3-е изд. перераб. и дополн. - М.: Радио и связь, 1989.

9. Д. Гивоне, Р. Россе. Макропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. - М.: Мир, 1983.

10. В. Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд., испр. - Челябинск: Металлургия, 1989.