дифференциальный усилитель

Формула изобретения

1. Дифференциальный усилитель, содержащий входной параллельно-балансный каскад (1) на биполярных транзисторах, имеющий первый (2) и второй (3) входы, первый (4) и второй (5) выходы, транзистор источника опорного тока (6), коллектор которого связан с общей эмиттерной цепью (7) входного параллельно-балансного каскада (1), а эмиттер соединен с шиной источника питания (8) через токостабилизирующий двухполюсник (9), первый (10) и второй (11) вспомогательные транзисторы, базы которых соединены с первым (2) и вторым (3) входами параллельно-балансного каскада (1), а эмиттеры соединены друг с другом и подключены к выходу вспомогательного токового зеркала (12), причем проводимость вспомогательных транзисторов (10) и (11) противоположна проводимости биполярных транзисторов входного параллельно-балансного каскада (1), отличающийся тем, что база транзистора источника опорного тока (6) связана со входом вспомогательного токового зеркала (12), коллектор первого вспомогательного транзистора (10) соединен со вторым входом (3) входного параллельно-балансного каскада (1), а коллектор второго вспомогательного транзистора (11) связан с первым входом (2) входного параллельно-балансного каскада (1).

2. Дифференциальный усилитель по п.1, отличающийся тем, что база транзистора источника опорного тока (6) связана с входом вспомогательного токового зеркала (12) через согласующий усилитель тока (13).

Описание изобретения к патенту

Изобретение относится к области радиотехники и связи и может быть использовано в качестве устройства усиления аналоговых сигналов датчиков с высоким внутренним сопротивлением, в структуре аналоговых микросхем различного функционального назначения (например, операционных усилителях (ОУ), широкополосных и избирательных усилителях, фильтрах и т.п.).

Известны схемы дифференциальных усилителей (ДУ) с параллельным включением двух параллельно-балансных каскадов на разнотипных транзисторах [1-18]. На их модификации выдано более 20 патентов для ведущих микроэлектронных фирм мира. Дифференциальные усилители данного класса наряду с одиночными параллельно-балансными каскадами стали основным усилительным элементом многих микросхем аналоговых интерфейсов. Предполагаемое изобретение относится к данному подклассу устройств.

Ближайшим прототипом (фиг.1) заявляемого устройства является дифференциальный усилитель НА5190, описанный в монографии Матавкина В.В [19, стр.103], содержащий входной параллельно-балансный каскад 1 на биполярных транзисторах, имеющий первый 2 и второй 3 входы, первый 4 и второй 5 выходы, транзистор источника опорного тока 6, коллектор которого связан с общей эмиттерной цепью 7 входного параллельно-балансного каскада 1, а эмиттер соединен с шиной источника питания 8 через токостабилизирующий двухполюсник 9, первый 10 и второй 11 вспомогательные транзисторы, базы которых соединены с первым 2 и вторым 3 входами параллельно-балансного каскада 1, а эмиттеры соединены друг с другом и подключены к выходу вспомогательного токового зеркала 12, причем проводимость вспомогательных транзисторов 10 и 11 противоположна проводимости биполярных транзисторов входного параллельно-балансного каскада 1.

Данная структура ДУ присутствует также в патентах US №4.555.673, 5.610.557, 4.797.631, 6.963.244, 4.358.739, 5.153.529.

Существенный недостаток известного ДУ состоит в том, что он имеет небольшое входное дифференциальное сопротивление (R _вх), зависящее от абсолютных значений коэффициента усиления по току базы ( ) применяемых транзисторов и их статического режима. Для повышения в известных ДУ применяется местная отрицательная обратная связь (вводятся эмиттерные резисторы). Однако при этом ухудшаются многие параметры ДУ - коэффициент усиления по напряжению, напряжение смещения нуля, коэффициент подавления помехи по питанию, крутизна усиления ДУ и др.

Основная цель предлагаемого изобретения состоит в повышении на один-два порядка входного сопротивления ДУ без ухудшения его крутизны и ряда других параметров.

Поставленная цель достигается тем, что в дифференциальном усилителе фиг.1, содержащем входной параллельно-балансный каскад 1 на биполярных транзисторах, имеющий первый 2 и второй 3 входы, первый 4 и второй 5 выходы, транзистор источника опорного тока 6, коллектор которого связан с общей эмиттерной цепью 7 входного параллельно-балансного каскада 1, а эмиттер соединен с шиной источника питания 8 через токостабилизирующий двухполюсник 9, первый 10 и второй 11 вспомогательные транзисторы, базы которых соединены с первым 2 и вторым 3 входами параллельно-балансного каскада 1, а эмиттеры соединены друг с другом и подключены к выходу вспомогательного токового зеркала 12, причем проводимость вспомогательных транзисторов 10 и 11 противоположна проводимости биполярных транзисторов входного параллельно-балансного каскада 1, предусмотрены новые связи - база транзистора источника опорного тока 6 связана со входом вспомогательного токового зеркала 12 либо непосредственно, либо через согласующий усилитель тока 13 (фиг.2), коллектор первого вспомогательного транзистора 10 соединен со вторым входом 3 входного параллельно-балансного каскада 1, а коллектор второго вспомогательного транзистора 11 связан с первым входом 2 входного параллельно-балансного каскада 1.

На фиг.2 представлена схема заявляемого устройства в соответствии с п.1 и п.2 формулы изобретения.

В схеме фиг.3, соответствующей фиг.2, показаны примеры выполнения подсхем 12 и 13.

На фиг.4 показаны схемы известного и заявляемого ДУ в среде компьютерного моделирования PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар».

График фиг.5 иллюстрирует частотную зависимость входного дифференциального сопротивления известного и заявляемого устройств.

Дифференциальный усилитель фиг.2 содержит входной параллельно-балансный каскад 1 на биполярных транзисторах, имеющий первый 2 и второй 3 входы, первый 4 и второй 5 выходы, транзистор источника опорного тока 6, коллектор которого связан с общей эмиттерной цепью 7 входного параллельно-балансного каскада 1, а эмиттер соединен с шиной источника питания 8 через токостабилизирующий двухполюсник 9, первый 10 и второй 11 вспомогательные транзисторы, базы которых соединены с первым 2 и вторым 3 входами параллельно-балансного каскада 1, а эмиттеры соединены друг с другом и подключены к выходу вспомогательного токового зеркала 12, причем проводимость вспомогательных транзисторов 10 и 11 противоположна проводимости биполярных транзисторов входного параллельно-балансного каскада 1. База транзистора источника опорного тока 6 связана со входом вспомогательного токового зеркала 12, коллектор первого вспомогательного транзистора 10 соединен со вторым входом 3 входного параллельно-балансного каскада 1, а коллектор второго вспомогательного транзистора 11 связан с первым входом 2 входного параллельно-балансного каскада 1.

На фиг.2 в соответствии с п.2 формулы изобретения база транзистора источника опорного тока 6 связана со входом вспомогательного токового зеркала 12 через согласующий усилитель тока 13.

Рассмотрим работу ДУ фиг.2.

В статическом режиме статические входные токи ДУ I₂ и I₃ определяются разностью токов базы входных транзисторов дифференциального каскада 1 и коллекторных токов транзисторов 11 и 10:

Если учесть, что коэффициенты передачи тока подсхем 13 и 12 близки к единице (К_i12=1, К_i13=1), то из (1) и (2) следует, что входные токи ДУ близки к нулю I₂ 0, I₃ 0. Это первое достоинство предлагаемой схемы.

Второе преимущество предлагаемого устройства состоит в том, что в схеме фиг.2 обеспечивается компенсация не только статических входных токов I₂ и I₃, но и их приращений i₂ и i₃ . Как следствие, входное сопротивление ДУ фиг.2 для переменного тока существенно повышается. Действительно, при увеличении напряжения u_вх на входе 2 относительно входа 3 увеличивается ток базы i_б1:

где ;

r_э1, r _э2 - сопротивления эмиттерных переходов входных транзисторов каскада 1;

_т=25 мВ - температурный потенциал;

I_к7=I₉ - коллекторный ток транзистора 7.

Поэтому

С другой стороны, приращения коллекторных токов транзисторов 10 и 11

где r_э10=r _э11 - сопротивления эмиттерных переходов транзисторов 10 и 11.

Причем

Если учесть, что за счет построения подсхемы 12 и 10 (К_i12=1, К_i13 =1) обеспечивается равенство

то уравнение (6) можно представить в следующем виде

Поэтому коллекторные токи транзисторов 11 и 10, а также входные токи ДУ i₂ и i ₃

После преобразований (10) и (11) находим, что

Поэтому входная проводимость предлагаемого ДУ

Так как _{1 6}, то из (13) следует, что в предлагаемой схеме у_вх существенно уменьшается.

В ДУ-прототипе фиг.1

Следовательно, в заявляемом ДУ входное сопротивление увеличивается в N_у-раз, где

Полученные выше теоретические выводы подтверждаются результатами моделирования известной и предлагаемой схем в среде PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар» (фиг.5). При этом заявляемый ДУ имеет более чем на порядок лучшие значения входного сопротивления. Данный результат обеспечивается без ухудшения других параметров ДУ - крутизны и напряжения смещения нуля. Кроме этого, статические входные токи заявляемого ДУ в 8-10 раз меньше, чем в схеме ДУ-прототипа.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент Японии JP 8222972.

2. Патентная заявка США №2004/0174216.

3. Патент США №6.963.244.

4. Патент США №6.420.931.

5. Патент США №6.222.416.

6. Патент США №5.880.639.

7. Патент США №5.610.557.

8. Патент США №5.153.529.

9. Патент Японии JP №7050528.

10. Патент США №6.191.619.

11. Патент США №6.163.290.

12. Патент США №5.814.953.

13. Патент США №5.714.906.

14. Патент США №5.523.718.

15. Патент США №5.515.005.

16. Патент США №5.293.136.

17. Патент США №4.636.743.

18. Патент США №4.783.637.

19. Матавкин В.В. Быстродействующие операционные усилители. - М.: Радио и связь, 1989. - С.101-103. - Рис.6.11 (стр.103).