ПАТЕНТНЫЙ ПОИСК В РФ
НОВЫЕ ПАТЕНТЫ, ЗАЯВКИ НА ПАТЕНТ
БИБЛИОТЕКА ПАТЕНТОВ НА ИЗОБРЕТЕНИЯ

цифровой фазовый детектор (варианты) - заявка на патент 2014110461


Классы МПК: H03D13/00   (2006.01)
Автор: Аванесян Гарри Романович (RU)
Заявитель: Аванесян Гарри Романович (RU)

ФОРМУЛА ИЗОБРЕТЕНИЯ

1. Цифровой фазовый детектор, содержащий первый и второй D-триггеры, тактовые входы которых являются соответственно первым и вторым информационными входами детектора, и логический элемент ИЛИ, выход которого соединен с объединенными входами обнуления первого и второго D-триггеров, отличающийся тем, что в него введены дополнительно третий и четвертый D-триггеры и логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом детектора, первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с прямыми выходами первого и второго D-триггеров соответственно, D-входы первого и второго D-триггеров соединены с их инверсными выходами, первый вход элемента ИЛИ соединен выходом третьего D-триггера, а второй вход соединен с выходом четвертого D-триггера, установочные входы третьего и четвертого D-триггеров объединены и составляют вход обнуления детектора, инверсные тактовые входы третьего и четвертого D-триггеров объединены с тактовыми входами соответственно первого и второго D-триггеров, D-входы третьего и четвертого D-триггеров являются входами фиксированного уровня логического нуля.

2. Цифровой фазовый детектор, содержащий первый и второй D-триггеры, тактовые входы которых являются соответственно первым и вторым информационными входами детектора, и логический элемент ИЛИ, выход которого соединен с объединенными входами обнуления первого и второго D-триггеров, отличающийся тем, что в него введены дополнительно третий, четвертый, пятый D-триггеры и логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом детектора, первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с прямыми выходами первого и второго D-триггеров соответственно, D-входы первого и второго D-триггеров соединены с их инверсными выходами, первый вход элемента ИЛИ соединен выходом третьего D-триггера, а второй вход соединен с выходом четвертого D-триггера, установочные входы третьего и четвертого D-триггеров объединены и составляют вход обнуления детектора, инверсные тактовые входы третьего и четвертого D-триггеров объединены с тактовыми входами соответственно первого и второго D-триггеров, D-входы третьего и четвертого D-триггеров являются входами фиксированного уровня логического нуля, D-вход пятого D-триггера соединен с прямым выходом первого D-триггера, а тактовый вход пятого D-триггера соединен с прямым выходом второго D-триггера, выход пятого D-триггера является знаковым выходом детектора.

3. Цифровой фазовый детектор, содержащий первый и второй D-триггеры, тактовые входы которых являются соответственно первым и вторым информационными входами детектора, и логический элемент ИЛИ, выход которого соединен с объединенными входами обнуления первого и второго D-триггеров, отличающийся тем, что в него введены дополнительно третий, четвертый, пятый D-триггеры, логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ демультиплексор, выходы которого являются первым и вторым выходами детектора, информационный вход демультиплексора соединен с выходом элементаИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены с прямыми выходами первого и второго D-триггеров соответственно, D-входы первого и второго D-триггеров соединены с их инверсными выходами, первый вход элемента ИИЛИ соединен выходом третьего D-триггера, а второй вход соединен с выходом четвертого D-триггера, установочные входы третьего и четвертого D-триггеров объединены и составляют вход обнуления детектора, инверсные тактовые входы третьего и четвертого D-триггеров объединены с тактовыми входами соответственно первого и второго D-триггеров, D-входы третьего и четвертого D-триггеров являются входами фиксированного уровня логического нуля, D-вход пятого D-триггера соединен с прямым выходом первого D-триггера, а тактовый вход пятого D-триггера соединен с прямым выходом второго D-триггера, выход пятого D-триггера соединен с адресным входом демультиплексора.

4. Цифровой фазовый детектор, по п.3, отличающийся тем, что демультиплексор состоит из двух логических элементов И и одного инвертора, вход которого объединен с первым входом первого элемента И и является адресным входом демультиплексора, информационным входом которого являются объединенные вторые входы элементов И, первый вход второго элемента И соединен с выходом инвертора, выходами демультиплексора являются выходы элементов И.

Наверх